「内部クロック同期」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

同期をとるために内部回路にクロック信号を入力する最適なタイミングを設定できる半導体装置 を提供する。例文帳に追加

To provide a semiconductor device in which an optimal timing to input a clock signal can be set to an internal circuit for synchronism. - 特許庁

そして、生成回路２１で生成した内部同期クロックを、メモリ部２とロジック部３とのタイミングを調整する信号として用いる。例文帳に追加

Then the internal synchronization clock generated by the generating circuit 21 is used as signal adjusting timing between the memory part 2 and the logic part 3. - 特許庁

各データドライバ３において、ラッチ信号ＬＳに応答しクロック信号ＣＬＫに同期して内部ラッチ信号が生成される。例文帳に追加

In each data driver 3, the internal latch signal is generated in synchronization with the clock signal CLK in response to a latch signal LS. - 特許庁

クロック同期式の半導体メモリにおいて、内部回路の動作を必要最小限にすることで消費電流を削減する。例文帳に追加

To reduce the current consumption by making the operation of an internal circuit to the absolute minimum in a semiconductor memory of a clock synchronous type. - 特許庁

待機状態においてもＰＬＬ回路５４およびダミー回路５６によって内部クロック信号の同期は維持される。例文帳に追加

Even in a standby state, the synchronization of an internal clock signal is maintained by the PLL circuit 54 and the dummy circuit 56. - 特許庁

前記第１の内部クロックの周波数にかかわらず、前記第１及び第２のモジュール間のデータ転送は同期して行われる。例文帳に追加

Data transfer between the first and second modules is performed by synchronization, regardless of the frequency of the first internal clock. - 特許庁

ＰＬＬ発振回路２０は、入力される同期信号に位相ロックした内部クロック信号を生成する。例文帳に追加

A PLL oscillation circuit 20 generates an internal clock signal phase-locked to an inputted synchronizing signal. - 特許庁

コマンド取り込み回路１は、回路動作を決めるコマンド信号をクロック信号に同期して取り込み、内部コマンド信号として出力する。例文帳に追加

A command take-in circuit 1 takes in a command signal deciding circuit operation synchronizing with a clock signal, and outputs it as an internal command signal. - 特許庁

アンド回路３４−３は内部信号ＩＣＭＤが発生されている期間にクロック信号に同期したコマンドラッチ信号ＣＬ１を生成する。例文帳に追加

An AND circuit 34-3 generates a command latch signal CL1 which is synchronized with the clock signal, while the internal signal ICMD is being generated. - 特許庁

クロック同期式の半導体メモリにおいて、内部回路の動作を必要最小限にすることで消費電流を削減する。例文帳に追加

To reduce power consumption in a clock-synchronizing semiconductor memory by minimizing an operation of an internal circuit. - 特許庁

動作がデータの読み出しの場合、同期制御を中断又は抑制するように内部クロック生成部２を制御する。例文帳に追加

When operation is reading of data, the internal clock generating section 2 is controlled so that synchronism-control is interrupted or suppressed. - 特許庁

同期回路は時間−デジタル変換器を用い、フィードバック信号と内部クロック信号との位相差を遅延制御信号群に変換する。例文帳に追加

Here, the auxiliary clock signal FCLK01 can be a signal equal to an initial internal clock signal OICLK1. - 特許庁

判定回路１１２は、各ビットで検出されたエッジのうち、一番早く検出されたエッジに同期して、内部クロック信号ｉＣＬＫを生成する。例文帳に追加

A decision circuit 112 generates an internal clock signal iCLK synchronously with an edge detected fastest among edges detected by each bit. - 特許庁

外部クロック信号に対する同期動作完了までの時間を短縮することが可能な内部同期信号発生回路を有する同期型半導体記憶装置を提供する。例文帳に追加

To provide a synchronous semiconductor memory device which has an inner synchronizing signal generating circuit capable of reducing the time until completely synchronizing with the external clock signals. - 特許庁

同期化出力回路３０は、同期化書き込み要求信号ＷＲＥｋの発生時、受信モジュール２０−ｋに保持されたデータ信号を内部クロックＣＬＫに同期化させて出力する。例文帳に追加

A synchronization output circuit 30 allows the data signal held by the reception module 20-k to synchronize with the internal clock CLK for outputting when the synchronization write request signal WREk occurs. - 特許庁

一方、Ａ／Ｄ変換器は、同期追従モードにおいて、クロック制御部の制御によりシンボル点とその前後各一点をサンプリングタイミングとする内部クロックを生成する。例文帳に追加

The A/D converter generates an internal clock using a symbol point and points before or after the symbol point as a sampling timing by the control of the clock control unit in the synchronization followup mode. - 特許庁

Ａ／Ｄ変換器は、同期捕捉モードにおいて、クロック制御部の制御によりシンボルレートの８倍のサンプリング周波数の内部クロックを生成する。例文帳に追加

The A/D converter generates an internal clock having a sampling frequency of eight times symbol rate by control of a clock control unit in the synchronization capturing mode. - 特許庁

光ピックアップ１２０のレーザドライバＩＣ２００においては、書き込み用のデータ信号から動作クロックを抽出し、この抽出した動作クロックによって内部回路の同期をとる。例文帳に追加

In the laser driver IC 200 of the optical pickup 120, the dynamic clock is extracted from the data signal for writing and the internal circuits are synchronized by the extracted dynamic clock. - 特許庁

内部ロジック用のクロック生成回路は、（ＲＳＴ）の入力によりＰＬＬ１の（ＣＬＫ）に同期し、クロックカウンタ回路２から（ＣＴＲ）を出力する。例文帳に追加

A clock generating circuit for an inside logic synchronizes with (CLK) of PLL1 by inputting (RST) and outputs (CTR) from a clock counter circuit 2. - 特許庁

簡易な構成により、入力クロックに対して両エッジのタイミングで入力されるデータを、ライン等時性を実現しつつ、内部クロックに同期させるデータ処理回路、画像処理装置、及び、データ処理方法を提供すること。例文帳に追加

To provide a data processing circuit, an image processor, and a data processing method for synchronizing data to be input in the timing of both edges of an input clock with an internal clock while achieving line isochronism by simple configurations. - 特許庁

本発明に従う半導体記憶装置は、内蔵するクロック発生回路によって、データ読出要求ＲＥＡＤとともに入力される非連続な外部トグル信号ＰＣＬＫに同期した内部クロックＩＮＴＣＬＫを生成する。例文帳に追加

In this semiconductor memory, an internal clock synchronizing with a non-continuous external toggle signal PCLKINTCLK inputted with data read request is generated by an incorporated clock generating circuit. - 特許庁

外部クロック発生回路４０は、内部動作モードにエントリしていないときには、「Ｈ」レベルのモード指示信号ＲＤＹを受けて、ライトコマンドバッファ信号ＴＸＬＷＥに同期した外部クロック信号Ｔ１を発生する。例文帳に追加

When not entering an internal operation mode, an external clock generation circuit 40 receives an "H" level mode instruction signal RDY, and generates an external clock signal T1 synchronized with a write command buffer signal TXLWE. - 特許庁

分周されたクロック信号clk12は、位相同期ループ回路ＰＬＬ１に入力され、セレクタ回路SEL3により選択された回路の出力クロック信号が分周回路DIV2を経てLSI内部へ分配される。例文帳に追加

The frequency divided clock signal clk12 is inputted to a phase synchronizing loop circuit PLL1 and an output clock signal 1 from a circuit selected by a selector circuit SEL3 is distributed to the inside of an LSI through a frequency division circuit DIV2. - 特許庁

簡単な構成で広帯域の外部クロック信号の周波数に対して同期可能で、しかも、外乱の影響を受けにくいため安定した内部クロック信号を形成する半導体集積回路を提供する。例文帳に追加

To generate a stable internal clock signal in synchronism with the frequency of an external clock signal at a broad band, using a simple configuration and immune to an external disturbance. - 特許庁

動作クロックの周期を定める遅延量を単純な回路で調整でき且つサンプリングクロックを内部生成可能な非同期式の逐次比較型ＡＤ変換器を提供する。例文帳に追加

To provide an asynchronous successive approximation type AD converter capable of adjusting a delay amount for determining a cycle of an operation clock in a simple circuit and internally generating a sampling clock. - 特許庁

複数の機能ブロック１０４のうち、最高周波数クロックで同期動作するクロックバッファが配置された機能ブロック１０２は、内部回路領域内１０３の角部にパッド１０７’、１１２’と対角をなして配置されている。例文帳に追加

A functional block 102, where a clock buffer operated synchronously by the maximum frequency clock is arranged, in the plurality of functional blocks 104, is arranged diagonally to the pads 107', 112' at the corner in the internal circuit region 103. - 特許庁

外部クロックＥＸＴＣＬＫと内部クロックＩＮＴＣＬＫの同期をとるために必要な遅延時間を、１サイクルごとにモニタせずに、連続する複数サイクルのうちの最初の１サイクル（モニタサイクル）でモニタする。例文帳に追加

A delay time necessary for synchronizing an external clock EXTCLK with an internal clock INTCLK is not monitored in every cycle but monitored in the first one cycle(monitor cycle) of a plurality of continuous cycles. - 特許庁

これにより、割込出力部４０は、内部クロックＣＬＫに同期してクロック許可信号ＣＫＥを保持し、割込要求信号ＩＲＱとしてマスターブロック１に出力する。例文帳に追加

By this, an interrupt outputting part 40 holds the clock permission signal CKE in synchronization with the internal clock CLK and outputs the clock permission signal CKE, as an interrupt request signal IRQ, to the master block 1. - 特許庁

外部クロック信号の入力を受けて、外部クロック信号入力数に対応する端子信号をアクティブにするとともに、外部クロック信号の入力中に発生させる内部パルス信号に同期して、対応する端子選択信号をアクティブする。例文帳に追加

A terminal signal corresponding to the input number of external clock signals is activated by receiving input of the external clock signals, and a corresponding terminal selection signal is activated synchronously with an internal pulse signal generated during input of the external clock signals. - 特許庁

内部リフレッシュ制御回路において、リフレッシュ基本クロック生成回路１２１で外部クロックとは非同期でリフレッシュ基本クロック１２６が生成され、これに応じて、最終的にリフレッシュ要求信号１２７が活性化される。例文帳に追加

In the internal refresh control circuit, a refresh basic clock 126 is generated asynchronously to an external clock in a refresh basic clock generation circuit 121 and refresh request signals 127 are activated finally in response to it. - 特許庁

クロック制御回路ＣＣＣは、データ入力信号ＤＩＳとデータ出力信号ＤＯＳとが不一致の場合には外部クロック信号ＥＣＬＫの立ち上がりに同期して短いパルスを内部クロック信号ＩＣＬＫとしてフリップフロップ回路１０へ供給する。例文帳に追加

When the signal DIS and the signal DOS are mismatched, the circuit CCC supplies a short pulse for the circuit 10 as an internal clock signal ICLK by synchronizing with the rising of an external clock signal ECLK. - 特許庁

ＣＴＳを用いた半導体集積回路において、クロック停止状態およびクロック動作直後における半導体集積回路の内部状態を保証したまま、半導体集積回路のチップ面積を増大することなく、クロック同期出力端子の出力遅延時間を小さくすることを課題とする。例文帳に追加

To reduce the output delay time of a clock synchronous output terminal while guaranteeing the internal state of a semiconductor integrated circuit in a clock stop state and just after clock operation without increasing the chip area of the semiconductor integrated circuit in a semiconductor integrated circuit using a CTS. - 特許庁

内部の基準信号は、クロック生成部Ａ１にて、高周波のデジタルクロック信号を逓倍して基準となるローカル信号を生成し、且つ同時に低周波のデジタルクロック信号により同期動作化が可能な基準信号を生成する。例文帳に追加

An internal reference signal generates a local signal serving as a reference by multiplying a high frequency digital clock signal, and simultaneously generates a reference signal capable of synchronous operation by a lower frequency digital clock signal, in a clock generator A1. - 特許庁

クロックバッファ１において生成された内部クロック信号clkに同期してデータ信号Dinを取り込む半導体集積回路であって、データ信号Dinの変化が生じた場合にのみ、クロックバッファ１を活性化する比較回路５を備えたことを特徴とする半導体集積回路を提供する。例文帳に追加

This circuit is a semiconductor integrated circuit which takes in a data signal Din in synchronism with an internal clock signal clk generated in a clock buffer 1 and the circuit is provided with comparing circuit 5 activating the clock buffer 1 only when variation of the data signal is caused. - 特許庁

データ出力回路１５０は、リピータ１２０によって内部クロックＣＬＫ＿ＦＦの信号レベルが回復されたＤＬＬクロックＣＬＫ＿Ｆを直接使用して読出データを取込み、ＤＬＬクロックＣＬＫ＿Ｆ，ＣＬＫ＿Ｓに同期して半サイクル毎に読出データを外部へ出力する。例文帳に追加

The data output circuit 150 takes in read-out data using directly a DLL clock CLK_-F in which a signal level of the internal clock CLK_-FF is recovered by a repeater 120, and outputs read-out data to the outside for each half cycle synchronizing the DLL clocks CLK_-F, CLK_-S. - 特許庁

また、内部クロックが遅延ロックされたＤＬＬクロックを出力するステップと、データのデータアイを制御するステップと、前記データを前記ＤＬＬクロックの入力に同期して出力するステップとを含む半導体メモリ装置の駆動方法を提供する。例文帳に追加

Also, a driving method of the semiconductor memory device includes a step for outputting a DLL clock in which an internal clock is delay-locked, a step for controlling data eye if data, and a step for outputting the data synchronizing with the input of the DLL clock. - 特許庁

基準クロック発生装置内部の高安定発振器を高精度のリファレンスクロックを入力しＰＬＬ回路により周波数同期を行い、ＰＬＬ回路の制御電圧を記憶させることで周波数を自動調整する基準クロック発生装置の周波数自動調整方法、装置を提供する。例文帳に追加

To provide an automatic frequency control method and an apparatus for a reference clock generator, by which a frequency is automatically controlled by inputting the reference clock of high accuracy in a high-stable oscillator inside the reference clock generator, synchronizing the frequency by a PLL circuit and storing a control voltage of the PLL circuit. - 特許庁

内部発振器（５４）は、同期クロック信号（ＣＫ１、ＣＫ２）と非同期で、所定の周波数を有する内部周期信号（ＣＴ＿ＩＮＴ／ＣＴＰ＿ＩＮＴ、ＢＣＴ＿ＩＮＴ）を生成する。例文帳に追加

An internal oscillator 54 generates internal cycle signals CT_-INT/CTP_-INT, BCT_-INT which are out of synchronization with the synchronization clock signals CK1, CK2 and have predetermined frequencies. - 特許庁

受信側の電子装置９０は、外部制御装置９１からシリアル伝送される外部クロック信号ＢＬＣＫの周波数と同期した内部クロック信号ＩＣＬＫを生成するＰＬＬ回路７８と、内部クロック信号ＩＣＬＫに基づき、外部クロック信号ＥＣＬＫに重畳された制御データＣＴＬＤを抽出する制御データ抽出回路９３とを備える。例文帳に追加

An electronic device 90 on the receiving side includes a PLL circuit 78 which generates an internal clock signal ICLK synchronized with a frequency of the external clock signal BLCK serially transmitted from the external control device 91, and a control data extracting circuit 93 which extracts the control data CTLD superimposed on the external clock signal ECLK from the internal clock signal ICLK. - 特許庁

内部クロック信号発生回路１０と、データ入出力回路２０とが設けられ、内部クロック信号発生回路１０内には、クロックレシーバ１１、同期遅延制御回路１２、クロックドライバ１３、出力制御回路１４、ディレイモニタ１５′及び制御信号発生回路１６が設けられる。例文帳に追加

This semiconductor integrated circuit is provided with an internal clock signal generating circuit 10 and a data input/output circuit 20 and a clock receiver 11, a synchronization delay control circuit 12, a clock driver 13, an output control circuit 14, a delay monitor 15' and a control signal generating circuit 16 are provided inside the internal clock signal generating circuit 10. - 特許庁

データシフタ２０は、テストモード時においては内部テストクロック信号に基づいて動作するＤＲＡＭコアＭＣＲからの読出データを、外部クロックテスト信号に同期してテストピン端子群ＴＰＧから出力するために、読出データを内部テストクロック信号のＮクロックサイクル（Ｎは０以上の整数）だけシフトさせる。例文帳に追加

A data shifter 20 shifts read-out data by N clock cycles (N is integer of 0 or more) of the internal test clock signal to output read-out data from the DRAM core MCR operating based on the internal test clock signal at the time of a test mode from the test pin terminal group TPG synchronizing with the external clock signal. - 特許庁

送信機１０から送信されたパケットに含まれているクロック情報に基づいて内部基準クロックを調整することによって送信機１０との同期を取る受信機３０Ａ〜３０Ｃは、受信したパケットが再送されたパケットである場合、かかるパケットに含まれているクロック情報に基づいて内部基準クロックを調整しない。例文帳に追加

Receivers 30A to 30C for synchronizing with a transmitter 10 by adjusting the internal reference clock, on the basis of the clock information contained in the packet transmitted from the transmitter 10 do not adjust the internal reference clock, on the basis of the clock information contained in a received packet, when the packet is a retransmitted packet. - 特許庁

内部回路との間で所定の同期クロックを用いて通信を行う送受信回路と、入力される基準クロックに基づいて上記同期クロックを発生するＰＬＬ回路とを備えたインターフェース回路を備えたシリアル通信装置において、インターフェース回路及び内部回路の誤動作を防止する例文帳に追加

To provide a serial communication apparatus including an interface circuit having a transmitter-receiver circuit that communicates with an internal circuit using a predetermined synchronous clock and a PLL circuit that generates the synchronous clock based on a reference clock to be input, thus preventing erroneous operations of the interface circuit and the internal circuit. - 特許庁

ＣＡＳ Ｌａｔｅｎｃｙ の範囲が広く規定されている場合でも、各ＣＡＳ Ｌａｔｅｎｃｙ においてデータ出力に必要となる時間までに内部クロック信号を同期させることが可能になるクロック同期回路を搭載した半導体メモリを提供する。例文帳に追加

To provide a semiconductor memory mounted with a clock synchronous circuit for enabling an inner clock signal to synchronize by the time when becoming necessary for data output in each CAS latency when range of the CAS latency is widely specified. - 特許庁

フラグ発生部５６ｃは内部クロックに同期したクロックＣＫ２に同期してカウント動作を行い、検出パルスＰｈＯが入力されたらカウンタ出力をクリアし、カウント値が予め決められた値に達したらフラグｈを立てる。例文帳に追加

A flag generation part 56c performs counting operation in synchronism with the clock CK2 synchronized with the internal clock, clears the counter output once the detection pulse PhO is inputted, and sets a flag (n) when the count value reaches a predetermined value. - 特許庁