「内部クロック同期」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

第１のＦＦ１１は、位相差判定回路１５によってデータを内部クロックの位相で安定に捉えられると判定された場合、データと内部クロックとを受付け、データを内部クロックの位相で捉えて同期化する。例文帳に追加

When a determination is made by the phase difference determination circuit 15 that the data can stably be captured by the phase of the internal clock, the first FF 11 accepts the data and the internal clock, and synchronizes the data by capturing the data by the phase of the internal clock. - 特許庁

初段回路は外部CLKを受け取り内部クロックICLK'を生成し、タイミング制御回路は内部クロックICKLとして内部クロックICLK'及び内部クロックを遅延した遅延信号の一方を選択出力し、内部クロックFICLKは、同期回路により生成された信号及び内部クロックICLK'の一方を選択出力することにより生成される。例文帳に追加

The initial stage circuit receives an external CLK and generates an internal clock ICLK, the timing control circuit selects one side of delay signals in which an internal clock ICLK' and an internal clock are delayed as an internal clock ICLK and outputs it, and the internal clock FICLK is generated by selecting one side of a signal generated by the synchronizing circuit and the internal clock ICLK' and outputting it. - 特許庁

これらの信号を検出した場合、自装置を内部クロックに同期させ、その後、管理テーブルに設定されている内部クロック従属時間経過後に、管理テーブルに設定されている第２伝送路より網同期クロックを抽出し、自装置を同期させる。例文帳に追加

When these signals are detected, its own device is synchronized with an internal clock, then the network synchronous clock is extracted from a second transmission line set to the management table after an internal clock subordinate time provided to the management table has elapsed, and its own device is synchronized. - 特許庁

他のＩＰ端末装置が一定間隔で送信した同期タイミングパケットを受信して内部で発生されたクロックを送信側のクロックに同期させる同期機能を備えるＩＰ端末装置において、次の手段を備える。例文帳に追加

This IP terminal device provided with a synchronization function, which receives a synchronous timing packet transmitted by anther IP terminal device in a fixed interval and makes an internally generated clock synchronize with the clock of a transmitting side, is provided with the following means. - 特許庁

内部クロックの出力が開始された後は如何なるサイクルにおいても、外部クロックに対して内部クロックを高精度に同期させることを特徴とする。例文帳に追加

To synchronize highly accurately an internal clock to an external clock for any clock cycle after an internal clock is started to output. - 特許庁

送信側のクロックと受信側の内部クロック信号とを同期させて、受信側の内部クロック信号で送信側からのデータを受信することができるデータ転送方法およびその回路を提供する。例文帳に追加

To provide a data transfer method capable of receiving data from a transmitting side with the internal clock signal of a receiving side by synchronizing the clock of the transmitting side with the internal clock signal of the receiving side, and its circuit. - 特許庁

本発明は、複数個の単位遅延回路を用いて構成せずに簡単な回路構成で外部クロック信号に正確に同期した内部クロック信号を発生することが可能な内部クロック信号発生回路及び方法を提供する。例文帳に追加

To provide an internal clock signal generating circuit and method capable of generating an internal clock signal accurately synchronized with an external clock signal by a simple circuit configuration not composed by using a plurality of unit delay circuits. - 特許庁

基本クロック信号（ＢＣＬＫ）に位相同期した内部クロック信号（ＣＬＫ１）を生成する発振器（３）に対する動作制御信号（Ｉｒｅｆ）を、第２の内部クロック発生回路（１０）に与える。例文帳に追加

An operation control signal (Iref) for an oscillator (3) for generating an internal clock signal (CLK1) subjected to phase synchronization with the phase of a basic clock signal (BCLK) is given to a second internal clock generation circuit (10). - 特許庁

各ＬＳＩ2,3,4が備える内部クロック生成回路11,12,13は、内部クロックを発振する準備が完了すると、クロック同期信号生成回路14へ発振準備完了信号CLK_EN1,2,3を送信する。例文帳に追加

When completing preparation for oscillating internal clocks, internal clock generating circuits 11, 12, and 13 of respective LSI 2, 3, and 4 respectively transmit oscillation preparation completion signals CLK_-EN 1, 2, and 3 to a clock synchronizing signal generating circuit 14. - 特許庁

システムクロックに対する内部クロックの遅延を基準エッジ指定レジスタにより基準となる内部クロックのエッジを調整することにより同期回路を用いなくとも大きくタイミングがずれることがない。例文帳に追加

As to a delay of the internal clock with respect to the system clock, the timing is hardly deviated even though the synchronization circuit is not used by means of adjusting the edge of the internal clock which becomes a reference by the reference edge specifying register. - 特許庁

各ブレードサーバモジュールに基準クロックを分配できる基準クロック分配ユニットをバックプレーンに搭載し、各ブレードサーバモジュール内部のクロック分配回路によって基準クロックを切り換えることで、ＳＭＰ結合したブレードサーバモジュールの基準クロックの同期化を可能とする。例文帳に追加

Each blade server module has a reference clock distribution unit mounted on the back plane and adapted to distribute reference clocks and by switching reference clocks by a clock distribution circuit inside each blade server module, synchronization of reference clocks for SMP coupled blade server modules can be established. - 特許庁

そして、内部回路が、第１の内部コマンド(RD,WR)に従って対応する内部動作をクロック同期動作で実行し、第２の内部コマンド(REF)が発行されると、第２の内部コマンドに対応する内部動作と、第１の内部コマンドに対応する内部動作とをクロック非同期動作で順次実行する。例文帳に追加

An internal circuit performs, corresponding internal operation with clock synchronous operation according to the first internal command (RD, WR), when the second internal command (REF) is issued, internal operation corresponding to the second internal command and internal operation corresponding to the first internal command are successively conducted with clock nonsynchronous operation. - 特許庁

多相クロック信号を使用する位相同期回路における内部遅延を効果的に補償し基準信号に同期した出力信号を生成する。例文帳に追加

To create output signals in synchronization with a reference signal while effectively compensating the internal delay of a phase synchronization circuit that uses multiphase clock signals. - 特許庁

伝送路同期カウンタのカウンタ値が内部クロック同期カウンタのカウンタ値と同一になるまで、次フレームの送信は停止される。例文帳に追加

Until the counter value of the transmission line synchronous counter becomes equal with the counter value of the internal clock synchronous counter, the transmission of the next frame is stopped. - 特許庁

ポート未使用時には、各同期部の同期状態に基づいてクロック制御部２で第１の状態から第５の状態まで遷移させることにより、クロック制御部２から受信回路部の各同期部を含む内部回路へクロックを供給し、動作回路数を最小限に制御する。例文帳に追加

When the port is unused, the clocks are supplied from the clock control parts 2 to internal circuits including the respective synchronizing parts of the receiving circuit parts by transiting the synchronization states from first to fifth states by the clock control parts 2 based on the synchronization states of the respective synchronizing parts and operating frequencies are controlled to the minimum. - 特許庁

本発明は、入力バッファ回路を１つの入力信号に対して２系統または複数系統の構成にし、供給されるクロックから集積回路装置内部で分周して相補の内部クロックまたは複数の内部クロックを生成し、２系統のまたは複数系統の入力バッファによって、相補クロックに同期してまたは複数クロックに同期して入力信号を取り込み、ラッチすることを特徴とする。例文帳に追加

Two internal clocks clk and/clk being generated by an internal clock generation part are supplied to internal and synchronization clock input parts 60 and 61 to adjust timing, thus generating clocks n01 and n02 for latching timing. - 特許庁

同期回路４０は、内部クロック信号Ｐ１，Ｐ２に応答するラッチ回路４４，５４，６４，６８を含み、内部クロック信号Ｐ１，Ｐ２に同期して動作モードを示す状態遷移信号ＲＡＳＰ１，ＲＥＡＤＰ１，ＷＲＩＴＥＰ１を発生する。例文帳に追加

The synchronizing circuit 40 comprises latch circuits 44, 54, 64, 68 corresponding to internal clock signals P1, P2, and generates state transition signals RASP1, READP1, WRITEP1 indicating an operation mode synchronizing with the internal clock signals P1, P2. - 特許庁

周波数同期ループは、内部クロック信号の周波数と前記入力信号の周波数とを同期させ、前記入力信号の周波数と前記内部クロック信号の周波数とが同期させられることを示す周波数同期信号を発生する。例文帳に追加

The frequency-locked loop locks the frequency of an internal clock signal with the frequency of the input signal and generates a frequency locking signal representing that the input signal is frequency-locked with the internal clock signal. - 特許庁

位相切換検出部５６ｂはこの２値化応答信号ｇを内部クロックで同期させて同期応答信号を出力し、また内部クロックＣＫ１に同期して動作し、同期応答信号の位相変位点を検出して検出パルスＰｈＯを出力する。例文帳に追加

A phase switching detection part 56b synchronizes the binarized response signal (g) with an internal clock to output a synchronizing response signal and operates in synchronism with the internal clock CK1 to detect a phase shift point of the synchronizing response signal and outputs a detection pulse PhO. - 特許庁

半導体装置は、システムクロックに基づいた内部クロックで動作し、前記内部クロックに同期してデータを入出力する半導体装置であって、前記内部クロックを生成する位相同期回路と、前記半導体装置のデータの入出力に基づいて、前記位相同期回路に対するフィードバックループに挿入される遅延パスを切り替えるスイッチ素子とを有する。例文帳に追加

The semiconductor device operates according to an internal clock based on the system clock, inputs/outputs data synchronized with the internal clock, and has a phase-locked loop for generating the internal clock and a switch element for switching delay paths to be inserted in a feedback loop with respect to the phase-locked loop on the basis of data input/output of the semiconductor device. - 特許庁

内部コマンド受信回路は、内部で生成する内部コマンド信号を第１クロック信号の他方の遷移エッジに同期して受信する。例文帳に追加

An internal command receiving circuit receives an internal command signal internally generated synchronizing with the other side of transition edge of the first clock signal. - 特許庁

前記ラッチ回路が外部からのクロック信号を受けて出力ラッチ動作を行なうことにより、外部クロック信号に同期する出力動作において内部クロック遅延の影響を小さくすることが可能になる。例文帳に追加

By performing the output latch operation of the latch circuit receiving a clock signal from the outside, it becomes possible to reduce the influence of internal clock delay in the output operation synchronized with the external clock signal. - 特許庁

クロックドライバ６４からの内部クロック信号に同期して、参照クロック信号をラッチし、外部出力端子３４へ位相進み遅れ信号として出力する。例文帳に追加

Synchronously with an internal clock signal from a clock driver 64, the reference clock signal is latched and output to an external output terminal 34 as a phase advance/delay signal. - 特許庁

第１クロック発生回路は、コマンド信号が有効であることを識別したときに、外部クロック信号に同期して第１内部クロック信号を発生する。例文帳に追加

When it is discriminated that a command signal is valid, a first clock generating circuit generates a first internal clock signal synchronizing with an external clock signal. - 特許庁

データ信号とクロックとの周波数に差がある場合でも、２相の内部クロックを必要とせずに、データ信号とクロックとの同期が可能なＣＤＲ回路を提供すること。例文帳に追加

To provide a CDR circuit, capable of synchronizing the data signal and the clock signal with each other without requiring a two-phase internal clock, even when there is difference between the data signal and clock in frequency. - 特許庁

本発明のクロック発生回路は、相補な第１及び第２の外部クロック信号と同期する第１及び第２の内部クロック信号を生成する。例文帳に追加

The 2nd internal clock generating circuit 16 detects the phase difference between the 1st and 2nd external clock signals CLK and /CLK and a variable delay circuit 30 adds a delay quantity corresponding to the phase difference to the 1st internal clock signal CLK1 to generate the 2nd internal clock signal /CLK1. - 特許庁

この同期パルスの周期を各サーボドライバ内部の基準クロック発生源２１からの基準クロックで測定し、この測定結果を利用してサーボドライバの内部周期を補正することにより、同期パルスに対するサーボドライバの内部周期の同期を実現する。例文帳に追加

By measuring the period of these synchronizing pulses by a reference clock from a reference clock generating source 21 inside each servo driver, using this measurement result and correcting the internal period of the servo driver, the internal period of the servo driver is synchronized with the synchronizing pulses. - 特許庁

次いで、ラッチ回路２２の出力信号を分周クロックＲＳＥＬＯに同期してラッチ回路２３に読み込み、内部クロックＬＣＬＫに同期した信号として出力する。例文帳に追加

Next, an output signal of the latch circuit 22 is read into a latch circuit 23 synchronously to the frequency-divided clock RSELO and outputted as a signal synchronized to the internal clock LCLK. - 特許庁

インターフェースチップ１１０は、内部にクロック信号同期回路（ＤＬＬ）を備え、外部から入力される外部クロックＣｌｏｃｋに同期した制御信号を生成する。例文帳に追加

The interface chip 110 includes a clock signal synchronization circuit (DLL (Delayed Lock Loop)) thereinside, and generates a control signal synchronized with an external clock Clock input from the outside. - 特許庁

クロック信号生成部は、内部自走クロック源１−４のクロックをカウントして従属同期クロック信号の１周期未満のタイミングでローレベル信号をフリップフロップ回路１−１２，１−２２のリセット端子に入力して強制的にローレベル信号を出力させる。例文帳に追加

The clock signal generating portions count the clock of an internal self-propelled clock source 1-4, and input the low-level signal to reset terminals of flip-flop circuits 1-12 and 1-22 in a timing less than one cycle of the slave synchronization clock signal to make them forcibly output the low-level signal. - 特許庁

オートプリチャージ制御回路にクロック（ＣＬＫ）同期式回路と内部ディレイ（ｔＤＰＬｍｉｎ）回路を設けて、プリチャージ時間を確保するよう、クロック（ＣＬＫ）同期式回路と内部ディレイ（ｔＤＰＬｍｉｎ）回路のどちらか遅い信号を選択し、それに同期してプリチャージコマンドを発生する。例文帳に追加

An auto-pre-charge control circuit is provided with a clock(CLK) synchronous circuit and an internal delay (tDPLmin) circuit, a delayed signal of either of the clock(CLK) synchronous circuit and the internal delay (tDPLmin) circuit is selected so as to secure a pre-charge time, and a pre-charge command is generated synchronizing with it. - 特許庁

コマンドラッチ回路は、コマンドバッファを介して供給される内部コマンド信号を第１内部クロック信号に同期して取り込む。例文帳に追加

A command latch circuit takes in an internal command signal supplied through a command buffer synchronizing with the first internal clock signal. - 特許庁

内部におけるデータ出力処理およびデータ出力は、内部クロックＩＮＴＣＬＫに同期して実行される。例文帳に追加

Data output processing and data output in the inside are performed synchronizing with the internal clock INTCLK. - 特許庁

シリアル／パラレル変換回路６００〜６０ｎの各々は内部データストローブ信号ｉｎｔ．ＤＱＳ、ダミークロックＤＳＣＬＫおよび内部クロックｉｎｔ．ＣＬＫに同期してデータを順次ラッチして内部回路へ出力する。例文帳に追加

Each of serial/parallel converting circuits 600-60n latches data successively synchronizing with the internal data strobe signal int.DQS, the dummy clock DSCLK, and an internal clock int.CLK and outputs it to internal circuits. - 特許庁

内部同期信号生成部は、画像信号処理装置に入力される画像データとフレーム当たりの周波数が等しい内部での同期信号（内部垂直同期信号ＳＶＳ、内部水平同期信号ＳＨＳ、内部クロック信号ＳＣＬＫ）を生成する。例文帳に追加

An internal synchronizing signal generation part generates internal synchronizing signals (an internal vertical synchronizing signal SVS, an internal horizontal synchronizing signal SHS, and an internal clock signal SCLK) of which the frequencies per frame are equal to that of image data inputted to an image signal processing apparatus. - 特許庁

この第２の内部クロック発生回路においては、この与えられた動作制御信号を基準として、同期対象信号（ＤＡＴＡ）と第２の内部クロック信号との位相／周波数差を調整する制御信号を生成して第２の内部クロック信号の位相／周波数を調整する。例文帳に追加

In the second internal clock generation circuit, a control signal for adjusting a phase/frequency difference between a synchronous object signal (DATA) and a second internal clock signal is generated with the given operation control signal as a reference to adjust the phase/frequency of the second internal clock signal. - 特許庁

第２のＦＦ１２は、位相差判定回路１５によってデータを内部クロックの位相で安定に捉えられないと判定された場合、データと位相が反転された内部クロックとを受付け、データを位相が反転された内部クロックの位相で捉えて同期化する。例文帳に追加

When a determination is made by the phase difference determination circuit 15 that the data cannot stably be captured by the phase of the internal clock, the second FF 12 accepts the data and the internal clock whose phase is reversed, and synchronizes the data by capturing the data by the phase of the internal clock whose phase is reversed. - 特許庁

クロックゲーティング制御回路４０は、同期化ブロックＳＢ（ｊ）（ｊ＝０〜１５）のいずれかの受信レジスタ２１がデータの取り込みを行った場合、内部クロックφを少なくとも２個通過させ、同期化クロックφｓ（ｊ）として、該当する同期化ブロックＳＢ（ｊ）の同期化シフトレジスタ３０に供給する。例文帳に追加

When either of reception registers 21 of synchronization blocks SB(j) (j=0 to 15) takes in data, a clock gating control circuit 40 makes at least two of internal clocks ϕ pass, and supplies them as synchronization clocks ϕs(j) to synchronization shift register 30 of corresponding synchronization blocks SB(j). - 特許庁

外部クロックと内部クロックとの位相差を検出する位相検出器と、位相検出器の出力に応答して制御信号を発生する遅延器制御部と、制御信号に応答して外部クロックを遅延させて外部クロックに同期した内部クロックを発生する可変遅延器とを具備する。例文帳に追加

The delay synchronous circuit is provided with a phase detector that detects a phase difference between an external clock and an internal clock, a delay device control section that generates a control signal in response to an output of the phase detector, and a variable delay device that delays the external clock in response to the control signal to generate the internal clock synchronously with the external clock. - 特許庁

入力バッファ回路１１ｂ，１１ｃはそれぞれクロック信号ＣＬＫ、チップセレクト信号ＣＳＢを入力し、それぞれに同期した内部クロック信号ＩＣＬＫ、内部チップセレクト信号ＩＣＳＢを出力する。例文帳に追加

The input buffer circuits 11b, 11c input respectively a clock signal CLK and a chip select signal CSB to output respectively an internal clock signal ICLK and an internal chip select signal ICSB which are synchronized with each other. - 特許庁

データ受信器３４１は、データＤＢ、第２基準電圧及び内部クロック信号が入力され、内部クロック信号に同期してデータと第２基準電圧を比較及び増幅して、デューティサイクルを補正する。例文帳に追加

A data receiver 341 receives data DB, the 2nd reference voltage and the internal clock signal and compares the data with the 2nd reference voltage synchronously with the internal clock signal and amplifies the result of comparison to correct the duty cycle. - 特許庁

同期型半導体記憶装置１０００は、テスト動作モードにおいて、外部クロック信号ｅｘｔ．ＣＬＫを受けて、周波数の高い内部クロック信号ｉｎｔ．ＣＬＫを生成する内部クロック調整回路２００に制御されて、書込み動作および読出動作を行う。例文帳に追加

The synchronous semiconductor integrated circuit device receiving an external clock signal ext.CLK in a testing operation mode executes a writing operation and a reading operation under the control of an internal clock regulator 200 for generating an internal clock signal int.CLK having a high frequency. - 特許庁

ＳＤＲＡＭ１０００中のアンロック検出回路３０００は、ＳＤＲＡＭ１０００内部で、外部クロック信号ｅｘｔ．ＣＬＫに基づいて生成される内部クロック信号ｉｎｔ．ＣＬＫと外部クロック信号ｅｘｔ．ＣＬＫの同期がロック状態にあるか否かの検出を行なう。例文帳に追加

An unlock detecting circuit in a SDRAM(synchronous dynamic RAM)1000 detects whether synchronism of an internal clock signal int.CLK and an external clock signal ext.CLK generated based on an external clock signal ext.CLK inside of the SDRAM 1000 is in a lock state or not. - 特許庁

この内部クロックＣＬＫは、遅延量Ａを有する遅延回路３２、遅延量２×Δを形成する遅延ユニットアレイ３３−１〜３３−ｎ及び遅延量Ｄ２を有する遅延回路３４を経由することにより、補正内部クロックＣＫ´となり、外部クロックＣＫに同期する。例文帳に追加

The internal clocking CLK becomes a corrected internal clocking CK' via a delay circuit 32 having the delay quantity A, a delay unit array 33-1 to 33-n forming the delay quantity 2×Δ and a delay circuit 34 having the delay quantity D2, to be synchronized with the external clocking CK. - 特許庁

装置の少なくとも２つが、信号を受信し、その信号を用いて該少なくとも２つの装置のそれぞれの内部クロックを同期させる。例文帳に追加

At least two of the devices receive signals and use the signals to synchronize respective internal clocks of the at least two devices. - 特許庁