「内部クロック同期」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

複数のチップ内の内部回路に供給される動作タイミング用のクロック信号の位相を正確に同期させることができる位相同期回路を提供する。例文帳に追加

To provide a phase synchronizing circuit capable of accurately synchronizing phases of operation timing clock signals to be supplied to internal circuits in a plurality of chips. - 特許庁

信号制御回路２２は、動作検出信号ＯＣに基づいて、システムリセット信号ＲＳＴＸに応答し、リセット信号Ｃ＿ＲＳＴを内部クロック信号ＣＬＫと同期又は非同期にて出力する。例文帳に追加

A signal control circuit 22 responds to a system reset signal RSTX based on the operation detection signal OC and outputs a reset signal C_RST in synchronization or asynchronization with an internal clock signal CLK. - 特許庁

位相差判定回路１５は、同期化回路１０と接続された他装置から受信したデータを同期化回路の内部クロックの位相で受付けた場合、データを安定に捉えられるか否かを判定する。例文帳に追加

The phase difference determination circuit 15 determines whether or not data can stably be captured, when data received from other device connected to the synchronization circuit 10 is accepted by a phase of an internal clock of the synchronization circuit. - 特許庁

第２時間が経過すると、生成部１６７によって役物制御部１６０の内部クロックの生成が開始され、受信部１６８は、この内部クロックに同期して、第２送信部１５７からシリアル送信される制御信号を受信する。例文帳に追加

After the second period of time, formation of an internal clock of the accessory control part 160 is started by a forming part 167, and a receiving part 168 receives the control signals serially transmitted from the second transmission part 157 synchronously with the internal clock. - 特許庁

クロック配線６４〜７０の引き回しによってクロック信号の遅延量に差が生じても内部回路ごとに異なる調整をすることができ、内部回路５４〜６０にそれぞれ含まれる同期回路７４，７８，８２，８６の動作を改善することが可能となる。例文帳に追加

Even if differences are generated in the amount of delay in the clock signals caused by the wiring of clock wirings 64 to 70, the delay is adjusted for each internal circuit and operations of synchronization circuits 74, 78, 82 and 86, which are included in the circuits 54 to 60, respectively, are improved. - 特許庁

テスト用データが格納された後、セレクト信号ＳＬの論理レベルを変化させると、セレクタ２２は、内部発振回路２１の発生する内部クロックＣＬＫを選択し、コアロジック部２３が該クロックＣＬＫに同期した動作で出力データを生成する。例文帳に追加

After the test data have been stored, when the logic level of the select signal SL is varied, the selector 22 selects an internal clock CLK generated by an internal oscillating circuit 21, and a core logic part 23 generates output data through the action synchronized with the clock CLK. - 特許庁

基準信号と内部クロック信号とが同期しているか否かを瞬時に判断することによって検査効率を向上させることができる遅延同期ループ回路の良否検査方法及び遅延同期ループ回路の良否検査回路を提供する。例文帳に追加

To provide a method and a circuit for inspecting quality of a delay synchronization loop circuit with which inspection efficiency is enhanced by instantaneously judging whether or not a reference signal is synchronized with an internal clock signal. - 特許庁

外部クロックに同期して内部クロックを発生させ、この内部クロックを用いてオフチップドライバ回路におけるデータ出力動作を制御する際に、オフチップドライバ回路の出力データが“Ｈ”レベルと“Ｌ”レベルのどちらでもあっても、オフチップドライバ回路における信号遅延時間を補償する。例文帳に追加

To compensate a signal delay time in an off-chip driver circuit regardless of whether an output data of the off-chip driver circuit is "H" level or "L" level, when generating an internal clock in synchronization with an external clock and controlling a data output operation of the off-chip driver circuit by using the internal clock. - 特許庁

データ受信側１２から内部クロックに同期したフレーム信号Ｓ_1 とクロック信号Ｓ_2 をデータ送信側１１に送ることにより、データ受信側１２のタイミングで、データ送信側１１から送られて来るデータをデータ受信側１２に取り込む。例文帳に追加

The data receiving side 12 fetches the data transmitted from the data transmitting side 11 at the timing of the data receiving side 12 in such a manner that the receiving side 12 transmits a frame signal S1 synchronized with an internal clock and a clock signal S2 to the transmitting side 11. - 特許庁

クロックに同期して動作を行う内部回路を備える半導体集積回路に関し、動作の高速化及び回路の簡易化を図るために周期固定のクロックを使用する場合であっても、電磁波輻射を抑制し、電磁波輻射の影響を与えにくい電子機器を構成できるようにする。例文帳に追加

To provide a semiconductor integrated circuit provided with an internal circuit operated synchronously with a clock capable of configuring an electronic equipment hardly causing effects of electromagnetic wave radiation by suppressing electromagnetic radiation even when the clock with a fixed period is used for the purpose of high speed operations and circuit simplification. - 特許庁

移動端末が電源投入時、圏外からの復帰時、ハンドオーバ時などに、移動端末の内部クロックの周波数を新しい接続先の基地局のクロックの周波数に即座に同期させることを可能とする自動周波数制御方式を提供する。例文帳に追加

To provide an automatic frequency control system capable of quickly synchronizing the frequency of an internal clock of a mobile terminal with that of a clock of a base station to be a new connection destination when power for the mobile object is turned on or the terminal is restored from the outside of a range. - 特許庁

その際、ズレが生じているかの比較の為、一定期間の上記２つの時間情報をより正確に求める為に、ＰＣＭデータ転送に用いるＤＭＡＣ転送完了割り込みを放送局に同期したクロックを再現する内部基準クロックカウント部のラッチ用トリガとして使用する。例文帳に追加

At that time, to perform comparison to check whether deviation occurs and to more accurately calculate the two pieces of above time information of a fixed period, DMAC (direct memory access controller) transfer completion interruption to be used for PCM data transfer is used as a latching trigger of an internal reference clock counting part for reproducing a clock synchronized with a broadcasting station. - 特許庁

回路面積の増大を極力押さえ、消費電流も増大せず、かつ製造プロセス条件や温度、電源電圧、外部データバスの環境が変化した場合でも、常に正確に外部クロック信号に同期した内部クロック信号を生成することを特徴とする。例文帳に追加

To suppress the increase in circuit area as much as possible, to prevent the increase in current consumption as well and to generate internal clock signals which are accurately synchronized with external clock signals at all times, even when the manufacturing process condition, temperature, power supply voltage and environment of an external data bus change. - 特許庁

本発明の半導体記憶装置は、初段回路、タイミング制御回路、及び同期回路を有し内部クロックFICLK及びICLKを生成する内部信号生成回路を有する。例文帳に追加

This semiconductor memory has an initial stage circuit, a timing control circuit a synchronizing circuit, and an internal signal generating circuit generating an internal clock FICLK and ICLK. - 特許庁

すなわち、本発明のデータ入力回路は、前記クロック信号の周波数が所定の臨界値を超過する場合に調整可能な内部遅延を利用して内部データ信号を効果的に同期させる。例文帳に追加

That is this data input circuit synchronizes effectively an internal data signal utilizing internal delay being adjustable when a frequency of the clock signal exceeds the prescribed critical value. - 特許庁

データ処理回路３２は、内部インピーダンス調整信号ＩＭＰ＿ＵＤを内部クロック信号ＣＬＫに同期してデコードし、５ビットからなる出力バッファ駆動信号ＢＵＦＯＮ＜４：０＞を生成する。例文帳に追加

A data processing circuit 32 decodes the internal impedance adjustment signal IMP-UD synchronously to an internal clock signal CLK, and generates a 5 bit output buffer drive signal BUFON<4:0>. - 特許庁

バーストカウンタ３０，３２は、クロック信号と同期して、受信した内部基準行アドレスを起点として、バースト長に相当する数の内部基準行アドレスを生成する。例文帳に追加

The burst counters 30 and 32 generate internal reference row addresses whose number is equivalent to the burst length with a received internal reference row address as a starting point in synchronization with a clock signal. - 特許庁

内部レジスタ部１−６は、外部レジスタ部１−５から出力されるデータを内部レジスタ書き込み信号が入力されたときに読み込んで保存し、このデータをマクロ回路１−３の動作クロックに同期して出力する。例文帳に追加

The internal resister part 1-6 reads and stores the data outputted from the external resister part 1-5 when the internal resister write signal is inputted, and outputs the data in synchronism with the operating clock of a micro circuit 1-3. - 特許庁

外部電源電位の変動の影響を受けることなく安定な内部電源電位を発生して、内部クロック信号同期回路の動作を安定化させる。例文帳に追加

To stabilize operations of an internal clock synchronizing circuit by generating a stable internal power supply potential without being affected by the fluctuation of an external power supply potential. - 特許庁

このパルス生成部１２Ａは、時刻情報と設定された時刻との間の時間差を内部クロック１６の周期の分解能で計時する同期型計時部３２の他、時刻情報と設定された時刻との間の時間差を内部クロック１６の周期未満の分解能で計時する非同期型計時部３４とを備えている。例文帳に追加

The pulse generation part 12A is equipped with a synchronous clocking part 32 for clocking the time difference between the time information and the set time with a resolution of a period of the internal clock 16, and an asynchronous clocking part 34 for clocking the time difference between the time information and the set time with a resolution below the period of the internal clock 16. - 特許庁

シリアル−パラレル変換回路１４０は、内部クロックＩＣＬＫに同期して連続的に入力される複数のデータのうち、連続する２つのデータを互いに異なるミニアレイに同時に書き込み、異なるミニアレイから同時に読み出された２つのデータを内部クロックＩＣＬＫに同期して連続的に出力する。例文帳に追加

In the serial/parallel conversion circuit 140, continuous two pieces of data out of a plurality of pieces of data inputted continuously synchronizing with an internal clock CLK are written simultaneously in mini-arrays being different from each other, the two pieces of data read simultaneously from the different mini-arrays are outputted continuously synchronizing with the internal clock ICLK. - 特許庁

カウンター３１２は内部クロック信号ＣＬＫ＿ＩＮＴの所定値のカウントを完了するとオーバーフロー信号ＯＦをリセット同期部３１４に出力することにより、リセット同期部３１４は内部リセット信号／ＲＳＴ＿ＩＮＴを発生させる。例文帳に追加

At the time of completing the counting of a prescribed value in the internal clock signal CLK-INT, a counter 312 outputs an overflow signal OF to a reset synchronizing circuit 314, which generates an internal reset signal /RST-INT. - 特許庁

メモリアクセス制御は速度制御入力に結合されてかつ速度制御信号、内部マイクロプロセッサクロックおよび外部メモリクロックに応答して外部メモリ周波数がマイクロプロセッサ周波数と等しいかまたはマイクロプロセッサ周波数の２分の１である場合に外部メモリクロックと同期に外部メモリにアクセスすることを引起こす。例文帳に追加

A memory access control is coupled to the rate control input and is responsive to the rate control signal, an external memory clock, and the external memory clock for causing the microprocessor to access the external memory in synchronism with the external memory clock when the external memory frequency is either equal to the microprocessor frequency or is one-half the microprocessor frequency. - 特許庁

ＰＬＬ回路を、外部入力信号がないときに内部発振回路で生成したクロック信号をクロック選択回路で選択し位相比較回路に入力して受信再生クロックが同期するように、或いは位相比較回路から出力する制御電圧の変動範囲が小さくなるように構成したことにある。例文帳に追加

A PLL circuit is formed into such a structure, in which clock signals generated by an internal oscillation circuit are selected by a clock selection circuit and inputted into a phase comparison circuit, when no external signals is inputted to enable a receiving/reproduing clock so as to synchronize, or a control the voltage outputted from the phase comparison circuit so as to vary less. - 特許庁

内部クロックに同期して動作し、クロックの立ち上がりでストローブ信号をアサートし、次のクロックの立ち上がりまでにストローブ信号をネゲートするフリップフロップと、前記フリップフロップの出力を検査対象の信号の遅延要素と同じ遅延時間をもつ遅延回路を介して出力する。例文帳に追加

A flip-flop operating in synchronizing with an internal clock, aserting the strobe signal at the start of the clock and negating the strobe signal by the time of start of the next clock is produced and the flip-flop is output by way of a delay circuit having a delay time same as the delay element of the signal of an object to be inspected. - 特許庁

左シャッタおよび右シャッタを有する３Ｄ眼鏡と共に用いられる内部クロックを含む表示装置を作動させる方法に、表示フレームに対応する前記表示装置用の３Ｄ同期信号を検出するステップと、前記表示装置用の前記３Ｄ同期信号が検出された場合、前記表示装置の前記クロックの実際の時間値を決定するステップと、を含ませる。例文帳に追加

A method of operating a display device comprising an internal clock for use with 3D glasses having left and right shutters comprises: detecting a 3D synchronization signal for the display device corresponding to a display frame; and determining an actual time value for the clock of the display device if the 3D synchronization signal for the display device is detected. - 特許庁

スキャンクロックに同期して、信号を順次シフトして各々のスキャンレジスタに設定した後、スキャンレジスタの出力信号と反転信号を切り替えて出力し、この切り替えて出力された出力信号と反転信号に応じて動作した内部回路の出力信号をスキャンクロックに同期してスキャンレジスタに保持する。例文帳に追加

After sequentially shifted signals are set in each scan register in synchronism with a scan clock, the output signal and the inverted signal of the scan register are alternately outputted, and output signals of an internal circuit operating according to the alternately outputted output signal and inverted signal are held in the scan register in synchronism with the scan clock. - 特許庁

時刻パルスが受信機内部のクロックに同期したタイミングでしか発生されないことにより生じる誤差、計測用クロックが時刻パルスに同期していないことにより生じる誤差、２つの測定局の受信機が異なった衛星からの信号に基づいて時刻パルスの発生タイミングを求めることにより生じる誤差の問題を解消して信号到来時間差を高精度に測定する。例文帳に追加

To enable a difference of signal arrival time to be precisely measured, by solving errors caused by such conditions that a time pulse is only generated at a timing synchronizing with a clock inside a receiver, and a measurement clock does not synchronize with the time pulse, and receivers of two stations determine the timing when the time pulse is generated, based on signals from different satellites. - 特許庁

リフレッシュが必要なメモリ回路において、クロックに同期してコマンドを受信し内部に第１の内部コマンドを生成する第１の回路(11)と、所定のサイクルで内部に第２の内部コマンド（リフレッシュコマンドREF）を生成する第２の回路(20)とを有することを特徴とする。例文帳に追加

A memory circuit requiring refresh, has a first circuit 11 for receiving a command in synchronizing with a clock and generating a first internal command, and a second circuit 20 for generating a second internal command (refresh command REF) inside with the prescribed cycle. - 特許庁

また、位相同期ループ回路は少なくとも４個のループを含み制御電圧を受信して複数の内部クロック信号を発生する電圧制御発振器回路も含むことができる。例文帳に追加

The phase locked loop circuit may also include a voltage controlled oscillator circuit, including at least four loops, receiving the control voltage and generating multiple internal clock signals. - 特許庁

通常動作において、内部回路４がクロックＣＫに同期して動作することで、入力されるデータと出力イネーブル信号に基づいて、出力回路２のスイッチング動作を行う。例文帳に追加

Switching operation of the output circuit 2 is performed based on input data and an output enable signal by synchronous operation with a clock CK of an internal circuit 4 in ordinary operation. - 特許庁

位相差検出回路２２は、ＰＬＬ発振回路２０のＶＣＯに供給される制御電圧を検出することで、同期信号と内部クロック信号の位相差を検出する。例文帳に追加

A phase difference detecting circuit 22 detects a control voltage supplied to VCO of the PLL oscillation circuit 20 so as to detect the phase difference between the synchronizing signal and the internal clock signal. - 特許庁

非同期データを内部クロックでリタイミングし、最大レートのデータを選択できるレートでチャネル（ＣＨ）毎に対応する多重化書込ＣＨ選択信号を周期的に出力する。例文帳に追加

Asynchronous data are subjected to re-timing by an internal clock and a multiplexed write CH selection signal corresponding to each of channels(CH) is periodically outputted at a rate at which data at a maximum rate can be selected. - 特許庁

マルチプロセッサシステムにおいて、プロセッサカードに搭載されるＬＳＩの内部で使用されるクロックを、各プロセッサカードのＬＳＩの相互間で同期化させる技術にを提供すること。例文帳に追加

To provide a technology for synchronizing a clock, used inside an LSI mounted on a processor card among LSIs of respective processor cards in a multiprocessor system. - 特許庁

ＦＩＦＯ３０に書き込まれたデータは、データ転送先のクロック信号に同期して読み出され、マルチプレクサ４２を介して転送先内部に取り込まれる。例文帳に追加

The data written in the FIFO 30 are read in synchronization with a clock signal of a data transfer destination, and taken in the transfer destination through a multiplexer 42. - 特許庁

チップセレクト信号の非活性化に応答して、入力バッファの動作や内部クロックを停止させることなく消費電力を低減可能な同期式半導体装置を提供する。例文帳に追加

To provide a synchronous semiconductor device, the power consumption of which is reducible without causing stoppage of an input buffer operation or an internal clock, in response to deactivation of a chip select signal. - 特許庁

ＯＦＤＭ受信装置１は、受信したＯＦＤＭ信号からシンボル同期を確立し、その確立後は、装置内部において発生させたクロックを用いて、ＦＦＴ窓の適用タイミングを設定する。例文帳に追加

The OFDM receiver 1 establishes symbol synchronization from a received OFDM signal, and after the establishment, the receiver 1 uses a clock generated in the inside of the receiver to set an application timing of an FFT window. - 特許庁

ＬＳＩチップ１は、クロックに同期して動作する回路を有する内部回路２に外部電源電圧を供給する電源端子４と、接地電位を与えるグランド端子６とを備えている。例文帳に追加

An LSI chip 1 has a power terminal 4 for supplying an external source voltage to an internal circuit 2 having a circuit operating in synchronism with a clock and a ground terminal 6 applying a ground potential. - 特許庁

ローカルクロックを有する装置において、装置の内部非対称遅延によって生じる不正確な時間的同期を補正するための方法およびシステムを提供する。例文帳に追加

To provide a method and system for correcting inaccurate time synchronization caused by internal asymmetric delays in a device with a local clock. - 特許庁

サンプリング回路１３は、内部に水晶発振器、サンプリング演算回路、サンプリング同期パルス出力部を内蔵し、演算回路は、過去に測定したＧＰＳクロックの１パルス内に含まれる水晶発振器のパルス数を計算する。例文帳に追加

The sampling circuit 13 incorporates a crystal oscillator, a sampling arithmetic circuit, and a sampling synchronization pulse output unit. - 特許庁

他の装置宛のデータが入力された場合、内部回路１２及びインタフェース回路１１によりクロック信号ＣＬＫに同期をとってデータが送信される。例文帳に追加

When data to another device is inputted, synchronization with the clock signal CLK is obtained by the internal circuit 12 and the interface circuit 11 and, then, the data is transmitted. - 特許庁

半導体メモリは、第１電源電圧に応じて動作する内部回路と第２電源電圧に応じて動作するメモリ入出力回路とを有し、クロック信号に同期して動作する。例文帳に追加

A semiconductor memory has an internal circuit operated according to a first power source voltage and a memory input/output circuit operated according to a second power source voltage, and operated synchronizing with a clock signal. - 特許庁

携帯端末機でデジタルＴＶ放送を受信するため、２７ＭＨｚのＶＣＯ等を追加せず、携帯端末機内部のシステムクロックを用いて放送局同期を取る。例文帳に追加

To establish a broadcast station synchronization using a system clock internal of a mobile terminal in order to receive digital TV broadcasting by the mobile terminal without adding a VCO of 27 MHz etc. - 特許庁

この同期型ＳＲＡＭＳ１には、ラッチ機能を有し、入力信号の取り込みを制御する入力回路５〜９、内部クロック回路１１、入力受信信号生成回路１２等が設けられている。例文帳に追加

This synchronizing type SRAMS1 has a latch function and is provided with input circuits 5-9 controlling take-in of input signals, an internal clock circuit 11, an input receiving signal generating circuit 12, or the like. - 特許庁

内部のデータ転送を管理するのにクロックを用いない要素、特にノードを備えた新規の大域的非同期ネットワークオンチップ構造を開発すること。例文帳に追加

To develop a new global asynchronous network on-chip structure having an element for managing the internal data transmission, without using clocks, especially those equipped with nodes. - 特許庁