「内部クロック同期」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

更にＩＣ３４は、上記取込クロックに同期して内部に取り込む映像信号から、マイコン４０での判定結果に基づきＶＧＡ映像信号を生成し液晶パネル６に出力する。例文帳に追加

Moreover, the IC 34 generates a VGA video signal from the video signal fetched into the inside of the processor in synchronization with the fetching clock based on the judged result in the computer 42 to output the video signal to the panel 6. - 特許庁

コンピュータ２０は、外部記憶回路１７に記憶されたディジタルデータを、光ディスクＤＫに記録されていた信号のクロックタイミングに同期したディジタルデータに変換して内部ＲＡＭ２０ａに取り込む。例文帳に追加

A computer 20 converts the digital data stored in the external storage circuit 17 into digital data synchronized with the clock timing of the signal recorded on the optical disk DK and loads it into an internal RAM 20a. - 特許庁

マスク回路２は、スリープ信号ＳＬＰを受けて、常時動作内部回路３が同期して動作するためのクロックＡ１をマスクし、カウンタ回路１のカウント値が所定の値になったときのみ、マスクを解除する。例文帳に追加

A mask circuit 2 receives the sleep signal SLP and masks a clock A1 for operating a full-time operative internal circuit 3 in synchronization and will release the mask, only when a counting value for the counter circuit 1 reaches the designated value. - 特許庁

データ送信部１３２は、外部装置１０からのリード要求を受けると、前記プリフェッチデータ記憶部１３６に格納されているデータを内部クロックと非同期で読み出して、読み出したデータを外部装置１０に向け送信する。例文帳に追加

A data sending part 132, upon a read request from the external device 10, reads out the data stored in the pre-fetched data storage part 136 asynchronously with the internal clock and sends the read data to the external device 10. - 特許庁

このようなマイクロプロセッサによれば、複数の同期回路の動作を開始させる際には、ＰＬＬ１１から各同期回路へ、整数ユニット１３、命令キャッシュ１４、データキャッシュ１５の順で、内部クロックが時間をずらして供給開始される。例文帳に追加

According to such a microprocessor including above circuits, when starting operations of a plurality of synchronous circuits, the inner clocks are provided from the PLL 11 to each synchronous circuit by shifting times in order of the integer unit 13, command cache 14 and data cache 15. - 特許庁

受信モジュール２０−ｋ（ｋ＝０〜３）は、保持許可信号ＰＥｋが与えられている間のデータ信号ＤＡＴＡを保持し、書き込み要求信号ＷＲ＿ｎを内部クロックＣＬＫに同期化させた同期化書き込み要求信号ＷＲＥｋを出力する。例文帳に追加

A reception module 20-k (k=0-3) holds a data signal DATA while a hold authorization signal PEk is given, and outputs a synchronization write request signal WREk, where a write request signal WR_n synchronizes with an internal clock CLK. - 特許庁

携帯端末機でデジタルＴＶ放送を受信するため、携帯端末機に２７ＭＨｚのＶＣＯ等の部品を追加せずに、本来、携帯端末機内部に備わるシステムクロックだけを用いて、再生音声の歪みを抑えながら放送局同期の同期精度向上を図る技術を提供する。例文帳に追加

To provide a technology for improving the synchronization accuracy of broadcasting station synchronization while suppressing distortion of reproduced voice by using only a system clock provided originally in a portable terminal device without adding a component such as a VCO (voltage controlled oscillator) of 27MHz to the portable terminal device in order to receive digital TV broadcasting by the portable terminal device. - 特許庁

IEEE1394の規格に基づいて受信データを受信する半導体装置であって、受信クロック信号に基づいて入力される前記受信データを内部クロック信号に同期化させる同期化ＦＩＦＯ１１と、同期化ＦＩＦＯ１１で同期化された受信データをデコード処理するデコード処理部１２と、デコード処理部１２でデコードされた受信データを一定のタイミングで出力する整形ＦＩＦＯ１３を備えた。例文帳に追加

This semiconductor device which receives received data based on the standard of IEEE 1394 and has a synchronization FIFO 11 which synchronizes the received data input based on a receiving clock signal with an internal clock signal, a decoding processing part 12 which performs decoding processing of the received data synchronized by the synchronization FIFO 11 and a shaping FIFO 13 which outputs the received data decoded by the decoding processing part 12 at fixed timing. - 特許庁

出力バッファの少なくとも一部と実質的に同じ回路構成を有するレプリカバッファ１１０，１２０，１３０と、キャリブレーションコマンドＺＱＣの発行に応答して内部クロックＺＱＣＬＫを生成するオシレータ回路１５１と、内部クロックＺＱＣＬＫに同期してレプリカバッファ１１０，１２０，１３０のインピーダンスを制御する制御回路１４０とを備える。例文帳に追加

The calibration circuit includes replica buffers 110, 120 and 130 having the circuitry substantially identical to an output buffer at least partially, an oscillator circuit 151 which generates an internal clock ZQCLK in response to issue of a calibration command ZQC, and a control circuit 140 which controls the impedance of the replica buffers 110, 120 and 130 in synchronism with the internal clock ZQCLK. - 特許庁

上記第１入力回路を通して入力されたデータストローブ信号を受けて所定の判定領域内での内部クロックに対する到達遅延時間を第２遅延時間判定回路で判定し、上記データストローブ信号を用いてサンプリンされた上記第２入力回路を通して入力されたデータを上記内部クロックに同期化する。例文帳に追加

A second delay time decision circuit 43 receives the data strobe signal inputted through the first input circuit, and decides an arrival delay time to an internal clock inside a prescribed decision area, and the data inputted through the second input circuit sampled by use of the data strobe signal are synchronized with the internal clock. - 特許庁

同期型半導体記憶装置１００の入出力バッファ８０は、コントロール回路４１０からのテストモード信号を受けてクロック信号ＣＬＫに同期して端子４２１からデータを取込み、メモリアレイ６０に書込むとともに、メモリアレイ６０からの読出データをＤＱＳ信号発生回路７０からの内部データストローブ信号に同期して端子４２１へ出力する。例文帳に追加

An input/output buffer 80 of the synchronous semiconductor memory device 100 receives a test mode signal from a control circuit 410, takes in data from a terminal 421 synchronizing with a clock signal CLK, writes it in a memory array 60, and outputs read-out data from the memory array 60 to the terminal 421 synchronizing with an internal data strobe signal from a DQS signal generating circuit 70. - 特許庁

半導体集積回路は、内部セルの動作クロック信号に同期して当該内部セルから出力されたデータ信号又は外部から入力されたデータ信号をラッチするフリップフロップ（１０）を有する入出力セル（１）を備えている。例文帳に追加

The semiconductor integrated circuit is provided with an input/output cell 1 having a flip-flop which latches a data signal output from an internal cell or a data signal input from the outside in synchronization with an operation clock signal of the internal cell. - 特許庁

本発明は、ＬＳＩを開発する上での静的タイミング検証において、内部でクロックを生成させている場合にも、静的タイミング検証が行え、さらに外部クロックに同期しない部分が多い場合にも、短時間で静的タイミング検証が行えるタイミング検証装置およびタイミング検証方法を提供することを課題とする。例文帳に追加

To provide a timing verifying device and a timing verifying method capable of performing a static timing verification when a clock is generated internally and further performing the static timing verification in a short time even when many parts that do not synchronize with an external clock in static timing verification in developing an LSI. - 特許庁

本発明の同期回路は、差動型フリップ・フロップ回路であり、マスター・ラッチと、スレーブ・ラッチと、入力信号と出力信号を比較する比較回路１と、外部クロック信号から生成する内部クロック信号を比較回路１からの出力信号に基づいて制御するタイミング制御回路２とを備えている。例文帳に追加

The synchronizing circuit is a differential flip flop circuit, and provided with a master latch, a slave latch, a comparative circuit 1 for comparing an input signal with an output signal, and a timing control circuit 2 for controlling an inside clock signal generated from an outside clock signal on the basis of the output signal from the comparative circuit 1. - 特許庁

音声情報及び映像情報を含むＩＰパケットが再送された場合には、かかるＩＰパケットに含まれているクロック情報に基づく内部基準クロックの調整を行わないことによって、音声情報及び映像情報の再生処理を行う際に、各受信機において同期が取れないという事態が発生すること回避する。例文帳に追加

To avoid the occurrence of a situation where each receiver cannot synchronize, when reproducing sound information and video information by not adjusting the internal reference clock, based on clock information included in an IP packet, containing sound information and the video information, when the IP packet is retransmitted. - 特許庁

ロウ系アドレスアクセス回路であるラッチ／プリデコーダ部３ａにおいて、ロウアドレスストローブ信号／ＲＡＳは、内部ＲＡＳ発生回路１３によりクロック信号ＣＬＫｉに同期してラッチされ、ロウアドレスストローブ信号／ＲＡＳｉを出力する。例文帳に追加

In a latch/predecoder section 3a, which is a row system address access circuit, a row address strobe signal/RAS is latched synchronously with a clock signal CLKi by an internal RAS generating circuit 13 and a row address strobe signal/RASi is outputted. - 特許庁

タイミング調整回路１２４，１２５は、少なくとも設定値に基づき生成される内部クロックＹＣＬＫ３に同期して列アドレスを遅延させるラッチ回路７１９と、遅延量を調整するためのタイミング調整用遅延回路７１７とを含んでいる。例文帳に追加

Timing adjusting circuits 124, 125 include a latch circuit 719 delaying a column address in synchronization with an internal clock YCLK3 generated based on at least the setting value, and a delay circuit 717 for adjusting timing, for adjusting delay amount. - 特許庁

これにより、ノイズの無い内部ＣＬＫを生成することが可能となり、通信周期が一定であるか否かに関わらずノイズ除去が行え、かつ、通信データ信号の切り替えによって発生するノイズ除去も行えるクロック同期通信装置とすることが可能となる。例文帳に追加

In this way, a clock-synchronized communication device can generate an internal synchronization signal CLK without noise, remove noise regardless of whether a communication cycle is constant and remove noise due to communication data signal switching. - 特許庁

スキャナプリンタ１は、クロック信号に同期して、画像信号の副走査方向の有効領域を示す内部副走査有効信号を発生し、外部装置から入力され外部装置において処理可能な画像信号の副走査方向の有効領域を示す外部副走査有効信号を受信する。例文帳に追加

A scanner printer 1 generates an internal subscanning valid signal denoting an effective area of an image signal in the subscanning direction synchronously with a clock signal and receives an external subscanning valid signal denoting a valid area of the image signal in the subscanning direction received from and able to be processed by an external device. - 特許庁

したがって、ＧＰＳ受信機のクロック・コンポーネントへの時間同期情報の供給においてほぼすべての内部遅延を回避し、弱いＧＰＳ信号状況においてもおよそ１０マイクロ秒を上回る精度のＧＰＳ時間回復を可能にする。例文帳に追加

Consequently, all internal delays are evaded when time synchronism information is supplied to a clock component of the GPS receiver and in a weak GPS signal state, GPS time recovery of precision exceeding about 10 microseconds becomes possible. - 特許庁

上記発振回路の発振動作が安定する前に上記自走モードによるクロック信号が生成されることにより、これに同期して内部回路が通常モードで動作することができ、待機モードから通常モードへの復帰時間が短縮される。例文帳に追加

The clock signal by the self-traveling mode is generated before the oscillation operation of the oscillation circuit becomes stable, so that the internal circuit can operate in the normal mode in synchronization therewith, and a return time to the normal mode from the waiting mode is reduced. - 特許庁

たとえば、読み出し書き込み制御回路内に設けられたＷＥＮＢ生成回路１８-1は、内部クロックＣＬＫＩＮに同期した、抵抗素子Ｒと容量素子ＣとからなるＲＣ遅延部１８ａにより規定される活性化期間を持つパルスＰＵＬＳＥを生成する。例文帳に追加

For example, a WENB generation circuit 18-1 provided within a read-write control circuit generates a pulse PULSE having an activation period regulated by an RC delay section 18a comprising a resistance element R and a capacitor element C synchronized with an internal clock CLKIN. - 特許庁

メモリ部２における複数のデータ伝送線１１、１３の間で生じる遅延に係わる情報をモニタするモニタ回路１２と、その遅延に合わせて位相が異なる複数の内部同期クロックを生成する生成回路２１と、を備える。例文帳に追加

This circuit is provided with a monitor circuit 12 for monitoring information about a delay caused between a plurality of data transmission lines 11, 12 in the memory 2, and a generating circuit 21 for generating a plurality of internal synchronization clocks of which phases are different from one another, matching their delays. - 特許庁

受信側モジュール２００は、表示信号Ｃｓ，Ｃｄに応じて内部クロックＣＬＫ＿Ｄに同期して、同じｆ関数に基づき表示信号Ｃｄを変化させるとともに、表示信号Ｃｓ，Ｃｄが一致するときにＦＩＦＯ２０１がデータを取り込む。例文帳に追加

The receiving side module 200 changes the display signal Cd based on the same f function synchronously with an internal clock CLK_D according to the display signals Cs, Cd, and when both the display signals Cs, Cd coincide with each other, inputs data to an FIFO unit 201. - 特許庁

ロボットのモーションを任意の分解能で分解した展開データとし、前記展開データを記憶手段に記憶させ、データ出力手段により、内部クロックに準じて前記展開データを位置決めコントローラに出力することでロボットを同期させる。例文帳に追加

A motion of a robot is taken as expanded data obtained by decomposing it by optional resolution the expanded data is stored in a storing means, the expanded data is output to a positioning controller by a data output means on the basis of an internal clock, and the robot is synchronized. - 特許庁

受信側ブロック２２の受信器２４にメソクロナスタイプの同期化回路を構成するクロック位相検出器２７と、ＶＤＬ２８を備え、ブロック間インターフェースのデータをセットアップ／ホールド違反なしに受信し、受信側ブロック２２の内部回路に転送する。例文帳に追加

A receiver 24 of a receiver side block 22 is provided with a clock phase detector 27 and a VDL 28 for configuring a mesochronous type synchronization circuit, receives data of the inter-block interface without setup/hold violation and transfers the data to an internal circuit of the receiver side block 22. - 特許庁

非同期バス１２に接続された外部レジスタ１５と、マクロ回路１３に接続された内部レジスタ１７との間に同期化バッファ１６を配置し、かつ外部レジスタ１６への書き込み要求信号を受信し、マクロ回路１３の動作クロック周波数に同期して内部レジスタライト信号１９を生成し、出力する内部レジスタライト信号生成サイクルを実行するとともに、既に実行中のサイクルがあればこれを取り消して内部レジスタ１７への書き込みを制御する調停回路１８を設ける。例文帳に追加

By means of an arbitration circuit arranged in this circuit, in receipt of a writing request signal to the external register 16, an internal register writing signal 19 is generated synchronously with the operation clock frequency of the macro circuit 13 for performing an internal register writing signal generation cycle to be outputted, and if there is a cycle under operation, the cycle is canceled for controlling writing to the internal register 17. - 特許庁

入力バッファ３１の出力信号ＤＱＭ１をクロックバッファ２１からの内部クロック信号ＣＬＫ１にてラッチするＳＦＦ３２を備え、入力バッファ３３は、ＳＦＦ３２からの同期マスク制御信号ＤＱＭＳと、バンクアクティブ認識信号ＢＡＣＴと書き込み状態認識信号ＷＥＮＺを入力し、アクティブ状態において同期マスク制御信号ＤＱＭＳにによって活性化／非活性化する。例文帳に追加

Also, the SDRAM is provided with a SFF 32 latching an output signal DQM 1 of the input buffer 31 by an internal clock signal CLK 1 from the clock buffer 21, the input buffer 33 inputs a synchronous mask control signal DQMS from the SFF 32, a bank active recognizing signal BACT and a write-in state recognizing signal WENZ, and is activated/inactivated by the synchronous mask control signal DQMS. - 特許庁

送信側モジュール１００は、送信側モジュール１００の内部状態を示す表示信号Ｃｓと受信側モジュール２００の内部状態を示す表示信号Ｃｄに応じて内部クロックＣＬＫ＿Ｓに同期して、ｆ関数に基づき表示信号Ｃｓを変化させるとともに、表示信号Ｃｓ，Ｃｄが一致するときにＦＩＦＯ１０１のデータを出力する。例文帳に追加

The transmitting side module 100 changes a display signal Cs based on an f function synchronously with an internal clock CLK_S in accordance with the display signal Cs indicating an internal state of the transmitting side module 100 and a display signal Cd indicating an internal state of the receiving side module 200, and outputs data of an FIFO unit 101 when both the display signals Cs, Cd coincide with each other. - 特許庁

ＬＳＩの内部クロックの位相を所定の基準クロックに同期させるためのＤＰＬＬ回路を有する情報処理装置であって、ＤＰＬＬ回路が備えるＰＬＬカウンタの内部状態値を書き換えるために、所望の値を外部から書き換え可能に保持するＰＬＬカウンタコピーと、ＰＬＬカウンタコピーに保持された値をＰＬＬカウンタの内部状態値として書き込むためのタイミングを出力するコピー回路とを有する構成とする。例文帳に追加

The information processor having the DPLL circuit for synchronizing a phase of an internal clock of a LSI has a PLL counter copy for retaining a desired value in a rewritable state from the outside in order to rewrite the internal state of the PLL counter provided by the DPLL circuit and a copy circuit for outputting a timing for writing the value retained by the PLL counter copy as the internal state value of the PLL counter. - 特許庁

メモリインタフェース回路は、ＤＤＲ−ＳＤＲＡＭに対するリードサイクルで入力されるデータストローブ信号を用いて内部クロック信号に対する前記データストローブ信号の到達遅延を判定すると共に、到達したデータストローブ信号の位相をシフトした信号に基づいて、到達したリードデータをサンプリングし、サンプリングしたリードデータを前記到達遅延の判定結果に基づいて前記内部クロック信号に同期化する。例文帳に追加

The memory interface circuit determines the delay of arrival of a data strobe signal relative to the internal clock signal by using the data strobe signal inputted in a read cycle to the DDR-SDRAM, samples arriving read data on the basis of a signal resulting from shifting the phase of the arriving data strobe signal and synchronizes the sampled read data with the internal clock signal on the basis of a determination result of arrival delay. - 特許庁

半導体装置内部において生成される内部クロック信号ＩＣＬの立ち上がり及び立ち下がりのタイミングに同期して入力信号ＩＮの値を複数の異なるタイミングで保持する第１保持回路２０及び第２保持回路２２を備え、保持された値に応じて入力信号ＩＮのノイズを除去するノイズ除去回路を設ける。例文帳に追加

The semiconductor device includes a noise elimination circuit that has a first holding circuit 20 and a second holding circuit 22 for holding values of an input signal IN at a plurality of different timings in synchronization with timings of rise and fall of an internal clock signal ICL generated in the semiconductor device, and that remove a noise of the input signal IN in accordance with the held values. - 特許庁

映像ディジタル信号を記録再生する記録再生装置において、入力映像信号のフレーム周期を基準クロックで計測し、その周期に応じて良好なＭＰＥＧ圧縮処理を行う為のＭＰＥＧ圧縮処理メモリーの書き込みバンクをフレームスキップまたはリピートさせて、入力映像信号を前記記録再生装置の内部システムに同期化させる。例文帳に追加

In a recording and reproducing apparatus which records and regenerates an image digital signal, an image input signal is synchronized with an internal system of the recording and reproducing apparatus, by measuring the frame period of the input image signal with a reference clock, and making the write bank of an MPEG compression processing memory for performing proper MPEG compression processing according to the frame period by causing frame skipping or repeating. - 特許庁

アクセスコマンドＲＥＡＤ ＣＭＤが入力されたコマンドラッチ回路１００は、外部クロックＣＬＫに同期してローレベルパルスを出力し、テストモードシーケンス回路１０のＮＡＮＤゲート１１及びＮＡＮＤゲート７５を介してローレベルの内部プリチャージ信号ＰＲＥを出力して、制御回路２００からワード線の活性化信号ＷＬをリセットする。例文帳に追加

A command latch circuit 100 to which an access command READ CMD is inputted outputs a low level pulse synchronizing with an external clock CLK, outputs an internal pre-charge signal PRE of a low level through a NAND gate 11 and a NAND gate 75 of a test mode sequence circuit 10, and resets an activation signal WL of a work line from a control circuit 200. - 特許庁

半導体装置は、外部からの複数のクロック信号にそれぞれ同期して外部からの複数のデータを取り込む入力回路と、パルス信号を生成するパルス信号生成回路と、該入力回路が取り込んだ該複数のデータを該パルス信号のタイミングに応じた同一のタイミングに揃えて内部回路に供給する駆動回路を含むことを特徴とする。例文帳に追加

This semiconductor device is characterized by including an input circuit for taking in the plurality of data from an external part respectively in synchronism with the plurality of clock signals from an external part, a pulse signal generating circuit for generating a pulse signal, and a driving circuit for supplying the plurality of data taken in the input circuit to an internal circuit in alignment with the same timing according to the timing of the pulse signal. - 特許庁

クロック同期型のメモリにおいて、読出しまたは書込みコマンドの投入サイクルを指定する値（前倒しレイテンシ）を設定可能なＡＬ設定レジスタ１３２と、ＡＬ設定レジスタ１３２に設定された値に応じて所定のサイクル時間だけ内部制御信号ＭＡＥ，ＷＢＥを遅延させるための遅延制御回路１２６とを備える。例文帳に追加

A clock-synchronized memory is provided with an AL setting register 132 used for setting a value (front-loaded latency) specifying a supply cycle of a read or write command, and a delay control circuit 126 for delaying internal control signals MAE, WBE by the prescribed cycle time in accordance with a value set to the AL setting register 132. - 特許庁

複数ＴＳ時分割多重回路２１４０は、ＦＩＦＯ２１３０．１および２１３０．２の出力を受けて、複数のトランスポートストリーム信号を内部処理クロックに同期した時分割多重信号に変換し、かつ、時分割多重信号がいずれのトランスポートストリームに対応するかを示すＴＳ識別信号を付加する。例文帳に追加

A plurality of TS time division multiplexer circuits 2140 receive outputs of FIFO circuits 2130.2 and 2130.2, convert a plurality of the transport stream signals into a time division multiplex signal synchronously with an internal processing clock and attach a TS identification signal denoting to which of the transport streams the time division multiplex signal corresponds. - 特許庁

コマンドデコーダ２は、半導体記憶装置にテストモードが設定されると、外部クロック信号ＣＬＫに同期して、制御入力端子（／ＲＡＳ、／ＣＡＳ、／ＷＥ、及び、／ＣＳ）から入力される所定の外部制御信号（コマンド）に応答して、通常モード動作時に複数のコマンドが入力されたときと同様な内部制御信号を、所定のタイミングで順次に生成する。例文帳に追加

A command decoder 2 synchronizes with an external clock signal CLK when the test mode is set in the semiconductor memory, and sequentially generates an internal control signal that is similar to that when a plurality of commands are inputted in a normal mode at predetermined timing in response to a prescribed external control signal (command) inputted from a control input terminal (/RAS, /CAS, /WE, and /CS). - 特許庁

監視制御システムを構成する各装置に、基準時計４から得た基準時刻信号ＴＲと同期した時刻信号ＴＵと、１ｍＳ周期のクロック信号ＣＫをカウントして得た補助時刻ＴＡとを合成して内部時刻ＴＤを演算する演算手段から構成される時計機能により、前記基準時刻信号ＴＲに同期した１ｍＳ単位の内部時刻ＴＤを備えた監視制御システムを提供する。例文帳に追加

Each apparatus constituting a monitoring control system is provided, by a clock function comprising an arithmetic means for calculating an internal time TD by synthesizing a time signal synchronized with a reference time signal obtained from a reference clock 4 and an auxiliary time TA obtained by counting clock signals of a period of 1 mS, with the internal time by a unit of 1 mS in synchronism with the reference time signal TR. - 特許庁