「埋込み絶縁体」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

半導体装置１０は、下側半導体層２０と埋込み絶縁層３０と上側半導体層４０が積層したＳＯＩ基板５０を有する。例文帳に追加

A semiconductor device 10 includes an SOI substrate 50 in which a lower semiconductor layer 20, a buried insulating layer 30, and an upper semiconductor layer 40 are stacked. - 特許庁

転写ロール１は、金属シャフト１１と、金属シャフト上にある絶縁基体１０と、前記基体上に配置された複数の埋込み電極８と、複数の埋込み電極を囲む順応性半導体層９とを備える。例文帳に追加

The transfer roll 1 is provided with a metal shaft 11, an insulating substrate 10 on the metal shaft, a plurality of embedded electrodes 8 arranged on the substrate and a conformable semiconductive layer 9 surrounding the embedded electrodes. - 特許庁

ヘテロ接合トランジスタ１０は、埋込み半導体領域２４、上面埋込み絶縁膜３４、第１半導体領域４２、第２半導体領域４４、ゲート電極４８が順に形成されている構造を備えている。例文帳に追加

A hetero junction transistor 10 has such structure as an embedded semiconductor region 24, an upper surface embedded insulating film 34, a first semiconductor region 42, a second semiconductor region 44, and a gate electrode 48, are sequentially formed. - 特許庁

絶縁スペーサ４の埋込み導体４ｕ〜４ｗを真空バルブの支持手段として用い、真空バルブ１２ｕ〜１２ｗの固定軸２２を埋込み導体に電気的及び機械的に接続する。例文帳に追加

By use of the built-in conductors 4u to 4w of the insulating spacer 4 as a housing means for the vacuum valves, fixing shafts 22 of the vacuum valves 12u to 12w are electrically and mechanically connected to the built-in conductors. - 特許庁

埋込み半導体領域２４は、ｎ型の窒化ガリウム（GaN）であり、周囲の半導体領域から電気的に絶縁されている。例文帳に追加

The embedded semiconductor region 24 is n-type gallium nitride (GaN) electrically insulated from a surrounding semiconductor region. - 特許庁

パターン形成された埋込み絶縁体層を異なる深さに含む、改善されたセミコンダクタ・オン・インシュレータ（ＳＯＩ）基板を提供する。例文帳に追加

To provide a semiconductor-on-insulator (SOI) substrate which has a patterned buried insulator layer included in differing depths. - 特許庁

下側半導体層２０の埋込み絶縁層３０と接する面の一部に凹部６６が形成されている。例文帳に追加

A recess 66 is formed on a part of the surface on which the lower semiconductor layer 20 contacts the buried insulating layer 30. - 特許庁

層間絶縁膜の埋込み特性悪化による短絡の問題、サイドウォールスペーサの絶縁不良の問題、および、半導体装置全体の厚み増大の問題を解消する。例文帳に追加

To solve the problems of a short circuit due to deterioration in the burying characteristics of an interlayer insulation film, incomplete insulation of a sidewall spacer and increase in the overall thickness of a semiconductor device. - 特許庁

半導体装置は、半導体基板１と、半導体基板１上に形成された埋込み絶縁膜２と、埋込み絶縁膜２上に形成された活性領域３０と、活性領域３０の表層部分に選択的に埋込まれた部分分離絶縁膜４と、活性領域３０に形成されたダイオード素子とを備える。例文帳に追加

The semiconductor device comprises a semiconductor substrate 1, a buried insulating film 2 formed on the semiconductor substrate 1, an active region 30 formed on the buried insulating film 2, a partial separation insulating film 4 buried selectively in the surface layer part in the active region 30, and a diode element formed in the active region 30. - 特許庁

下側半導体層と埋込み絶縁層と上側半導体層が積層した積層体を有する半導体装置の耐圧を向上させることを目的としている。例文帳に追加

To improve the breakdown voltage of a semiconductor device including a stack in which a lower semiconductor layer, a buried insulating layer, and an upper semiconductor layer are stacked. - 特許庁

前記テンションメンバー３は撚線導体１の外周を覆った被覆層、あるいはプラスチック絶縁被覆２内に埋め込まれた埋込み線条体、あるいは撚線導体１とプラスチック絶縁被覆２との間にある介在層として配設することが出来る。例文帳に追加

The tension member 3 can be arranged as a covering layer covering the outer periphery of the twisted wire conductor 1, or a buried linear body in a plastic insulation covering 2, or an interposing layer laid between the twisted wire conductor 1 and the plastic insulation covering 2. - 特許庁

計器用変圧器本体１の一次側端子と容器２の他端を封止する絶縁スペーサ５の埋込み導体５ｃとの間に、計器用変圧器本体１の変位に伴って開閉動作を行う断路部９を設ける。例文帳に追加

The passage cutting unit 9 for effecting an opening and closing operation accompanied by the displacement of the body 1 of the transformer for meter is provided between the primary side terminal of the transformer body 1 and the embedded conductor 5c of an insulation spacer 5 for sealing the other end of the vessel 2. - 特許庁

母線容器６Ａ，６Ｂに雌形コネクタ３０を取り付け、母線容器６Ａ，６Ｂ内に収容した母線導体ｂｓ1 ，ｂｓ2 を母線容器６Ａ，６Ｂに取り付けられた絶縁スペーサの埋込み導体及びコネクタの端子に接続する。例文帳に追加

Bus containers 6A and 6B are fixed with female connectors 30 and bus conductors bs_1 and bs_2 contained in the bus containers 6A and 6B are connected to the buried conductor of an insulation spacer fixed to the bus containers 6A and 6B and the connector terminal. - 特許庁

埋込み絶縁層として樹脂系の材料を用いた半導体発光装置の製造において、ウェハの分離を確実かつ容易に行うことができる製造方法、および半導体発光装置を提供する。例文帳に追加

To provide a method for manufacturing a semiconductor light-emitting device, using resin-based material as the material of embedded insulating layer and a semiconductor light-emitting device, which can reliably and easily isolate a wafer. - 特許庁

埋込み絶縁層として樹脂系の材料を用いた半導体発光装置の製造において、ウェハの分離を確実かつ容易に行うことができる製造方法、および半導体発光装置を提供する。例文帳に追加

To provide a method for manufacturing a semiconductor light-emitting device, using a resin-based material as the material of an embedded insulating layer and the semiconductor light-emitting device, which can reliably and easily isolate a wafer. - 特許庁

次いで、前記ゲートパターン間のギャップを埋込みつつ前記ＣＡの半導体基板を露出させるコンタクトホールを有する層間絶縁膜パターンを形成する。例文帳に追加

Subsequently, an interlayer insulation film pattern having a contact hole for exposing the semiconductor substrate of the CA while filling the gap between the gate patterns is formed. - 特許庁

マイクロ光電気機械式レーザスキャナ４０は、シリコン基板層、埋込み酸化物の層、及び単結晶シリコンディバイス層を有する絶縁体シリコン基板から構成される。例文帳に追加

The micro-opto-electro-mechanical laser scanner 40 is composed of a silicone substrate layer, a laser of embedded oxide layer, and an insulating body silicone substrate having a single silicon device layer. - 特許庁

半導体集積回路装置の製造における被研磨面の研磨において、埋込み金属配線を有する絶縁層の平坦な表面を得ることができる研磨用研磨剤組成物を提供する。例文帳に追加

To provide an abrasive composition for polishing with which a flat surface of an insulating layer having embedded metal wiring can be obtained in polishing of a surface to be polished in manufacture of a semiconductor integrated circuit device. - 特許庁

さらに、その半導体領域中のドレイン領域２４内に絶縁膜２６によって一部を除いて覆われた状態で埋込まれた埋込み電極２８を備えている。例文帳に追加

Furthermore, a buried electrode 28 is arranged in the drain region 24 in the semiconductor area so as to be covered with an insulating film 26 while partially being excluded. - 特許庁

半導体デバイスは、埋込み研磨粒子を有する第２回転ポリシングパッドに押し付けられ、絶縁層上に位置するバリア層の一部分が露出させられる。例文帳に追加

The semiconductor device is pressed against a second rotary polishing pad containing embedded polishing particles, so that a part of the barrier layer positioned on the insulating layer is exposed. - 特許庁

大きな電流遮断能力を得ると共に、寄生サイリスタのラッチアップを防止しながらサイリスタ並の低いオン抵抗を実現した埋込み絶縁ゲート構造の電力用半導体素子を提供することを目的とする。例文帳に追加

To provide an embedded insulated gate-structured power semiconductor device capable of obtaining a big current breaking capacity and capable of realizing a low on-resistance as in almost a thyristor while preventing the latch up of a parasitic thyristor. - 特許庁

ＣＭＰ法を用いて金属膜を研磨する場合に、絶縁膜段差の発生を防止でき、良好な金属膜の埋込みが行える半導体装置の製造方法をを提供する。例文帳に追加

To provide a method of manufacturing a semiconductor device which can perform the proper embedding of a metal film by preventing the occurrence of steps on an insulation film upon polishing the metal film using a CMP method. - 特許庁

埋込み研磨粒子を有さない第１回転ポリシングパッドに半導体デバイスが押し付けられ、バリア層および絶縁層の双方の上に位置する導電層の一部が除去される。例文帳に追加

A semiconductor device is pressed against a first rotary polishing pad which comprises no embedded polishing particles, so that a part of the conductive layer positioned over both the barrier layer and the insulating layer is removed. - 特許庁

また、半導体領域５の表面にはｎ形拡散領域７を形成すると共に、ｎ形拡散領域７と絶縁膜２との間にはｎ形高濃度埋込み領域を形成する。例文帳に追加

In the surface of the semiconductor regions 5, n-type diffusion regions 7 are formed, while between the n-type diffusion regions 7 and an insulation film 2, an n-type high- density embedded region is formed. - 特許庁

複合ＩＣ１０は、第１側壁酸化膜５４で被覆された第１埋込み導電体５２を有するトレンチ絶縁分離部５０によって区画された複数の島領域の少なくとも１つにＬＤＭＯＳトランジスタ２０を有する。例文帳に追加

The compound IC 10 includes a LDMOS transistor 20 in at least one of a plurality of island regions divided by a trench insulated separation portion 50 including a first embedded conductor 52 covered with a first side wall oxidation film 54. - 特許庁

線路側ユニットの容器１０８内の下部にケーブルヘッドＣＨｄを配置し、ケーブルヘッドＣＨｄの上端の端子と絶縁スペーサ１０９の埋込み導体１０９ａとの間に断路器ＤＳ2 を配置する。例文帳に追加

A cable head CHd is arranged in the lower part of the inside of the container 108 of the line-side unit, and a disconnector DS2 is arranged between the upper-end terminal of the cable head CHd and a buried conductor 109a of the insulating spacer 109. - 特許庁

ｐ型半導体基板１上にコレクタ領域となるｎ型不純物埋込み領域２と、ｎ型エピタキシャル層３と、絶縁膜を用いた素子分離領域４を形成する。例文帳に追加

On a p-type semiconductor substrate 1, an n-type impurity embedded region 2 that becomes a collector region, an n-type epitaxial layer 3, and an element separation region 4 using an insulating film are formed. - 特許庁

絶縁層５１、保護膜５２および第２の側壁２２の上に誘電体膜を形成し、リフトオフにより、突条部２０の両側に、第２の側壁２２に接触すると共に第１の側壁２１とは離間した埋込み層を形成する。例文帳に追加

A dielectric film is formed on the insulating layer 51, protective film 52, and second sidewall 22, and the buried layer is formed by lift-off on both sides of a convex section 20 in contact with the second sidewall 22 and apart from the first sidewall 21. - 特許庁

真空バルブ１２ｕ〜１２ｗを収納する機器収納室１Ｂと他の機器収納室１Ａとの間をガス区分する絶縁スペーサ４の埋込み導体４ｕ〜４ｗの配列を、真空バルブの配列とほぼ同じにする。例文帳に追加

The disposition of built-in conductors 4u to 4w of an insulating spacer 4 that gas-insulates the gap between a device-housing room 1B for housing vacuum valves 12u to 12w and the other device-housing room 1A is made approximately equal to the disposition of the vacuum valves. - 特許庁

ダイオード１０は、半導体基板１２０と、埋込み絶縁膜１３０と、半導体層１４０を積層したＳＯＩ基板を備えており、その半導体層１４０に裏面部半導体領域１６０、中間部半導体領域１５３及び表面部半導体領域１５４を有している。例文帳に追加

A diode 10 comprises a semiconductor substrate 120, an embedded insulating film 130, the SOI substrate laminating a semiconductor layer 140, a rear surface semiconductor region 160 on the semiconductor layer 140, and an intermediate semiconductor region 153 and a front surface semiconductor region 154. - 特許庁

半導体発光装置の製造方法は、半導体基板１０１上に、複数の柱状部１１０を有する半導体堆積層１５０を形成する工程、柱状部の周囲に樹脂系の材料からなる埋込み絶縁層１２０を形成する工程、および、ウェハを分離してチップを形成する工程、を含む。例文帳に追加

The method includes the steps of forming a semiconductor deposition layer 150 having a plurality of columnar parts 110 on a semiconductor substrate 101, forming a buried insulating layer 120, made of the resin-based material around the columnar parts, and forming a chip separated from the wafer. - 特許庁

半導体発光装置の製造方法は、半導体基板１０１上に、複数の柱状部１１０を有する半導体堆積層１５０を形成する工程、柱状部の周囲に樹脂系の材料からなる埋込み絶縁層１２０を形成する工程、および、ウェハを分離してチップを形成する工程、を含む。例文帳に追加

The method for manufacturing a semiconductor light-emitting device includes the steps of forming a semiconductor deposition layer 150 having a plurality of columnar parts 110 on a semiconductor substrate 101, forming a buried insulating layer 120, made of resin-based material around the columnar parts, and forming a chip separated from the wafer. - 特許庁

該方法は、少なくとも１つの活性半導体層、埋込み絶縁体、およびキャリア基板を含むＳＯＩ型基板を用意するステップと、複数ゲート電界効果トランジスタ構造のトランジスタチャネルのための領域を形成するフィン状構造を、半導体層から前記絶縁体層上に形成するステップとを含む。例文帳に追加

The method for fablicating the Multiple Gate Field Effect transistor structure includes the steps of preparing the SOI type substrate having at least one active semiconductor layer, the buried insulator and a carrier substrate, and forming from the semiconductor layer the fin-like structure on the insulator layer, the fin-like structure forming a region for the transistor channel of the Multiple Gate Field Effect transistor structure. - 特許庁

基板上の絶縁体内に形成した配線用凹部内に配線材料を埋込んで形成した埋込み配線の周囲の少なくとも一部に、タングステンまたはモリブデンを１〜９atomic％、リンまたはボロンを３〜１２atomic％含有する合金膜を無電解めっきで形成した。例文帳に追加

The alloy film is formed containing 1-9 atomic% of tungsten or molybdenum and 3-12 atomic% of phosphorus or boron by electroless plating on at least a portion of the area surrounding the embedded wiring formed by embedding a wiring material in a recess for wiring formed in an insulator on the substrate. - 特許庁

ＳＴＩ構造の素子分離領域を形成する半導体装置の製造方法において、トレンチの上縁部に充分な丸み形状を形成でき、且つ、トレンチ内部への絶縁材料の埋込みに際してその付近での段差を抑制する。例文帳に追加

To form a sufficiently round shape at the upper edge of a trench and to suppress level difference in the vicinity of the trench when it is filled with an insulating material in the process for fabricating a semiconductor device forming an isolation region of STI structure. - 特許庁

半導体基板(1)に埋込み絶縁膜(2)を介して形成された半導体薄膜(3)にＭＯＳＦＥＴを形成した半導体装置において、半導体薄膜(3)のソース・ドレイン領域(3b),(3c)の表面近傍にソース・ドレイン領域のエッチングを抑制するための高濃度不純物注入領域(22)が設けられている。例文帳に追加

In a semiconductor device where an MOSFET is formed in a semiconductor thin film (3), which is formed into a semiconductor substrate (1) via a buried insulation film (2), a heavily-doped region (22) for restraining etching of a source/drain region is provided near the surface of source/drain regions (3b), (3c) of the semiconductor thin film (3). - 特許庁

そして、柱状部を有する半導体堆積層１５０を形成する工程において、チップの境界領域に所定パターンの分離用半導体層１３０を形成し、埋込み絶縁層１２０を形成する工程において、分離用半導体層１３０の少なくとも上面を露出させ、かつ、チップを形成する工程において、分離用半導体層１３０を用いて前記分離が行われる。例文帳に追加

In a step of forming the semiconductor deposition layer 150 having the columnar parts, a predetermined pattern of isolating semiconductor layer 130 is formed in a boundary region of the chip; in a step of forming the embedded insulating layer 120, at least the upper surface of the isolating semiconductor layer 130 is exposed; and in a step of forming the chip, the isolation semiconductor layer 130 is used to realize this isolation. - 特許庁

複数ゲート電界効果トランジスタ構造のトランジスタチャネルをその中に形成するためのフィン状構造を持ち、フィン状構造がＳＯＩ型構造の少なくとも１つの活性半導体層から、ＳＯＩ型構造の埋込み絶縁体上に形成されてなる理想的な複数ゲート電界効果トランジスタ構造と、その製造方法を提供すること。例文帳に追加

To provide an ideal Multiple Gate Field Effect transistor structure with a fin-like structure for forming therein a transistor channel of the Multiple Gate Field Effect transistor structure, the fin-like structure being formed from at least one active semiconductor layer of a SOI type structure on a buried insulator of the SOI type structure, and to provide a method for fablicating same. - 特許庁

パストランジスタロジックにて構成される論理演算を実現するＭＯＳトランジスタを有するネットワーク論理回路ブロックと、ネットワーク論理回路ブロックの出力信号を増幅するバッファ回路ブロックとを備え、半導体基板５１上に埋込み絶縁層５２を介して半導体層が形成された完全空乏型ＳＯＩ基板の半導体層に形成されたＭＯＳトランジスタ４４、５０を有する。例文帳に追加

The semiconductor integrated circuit device comprises a network logic circuit block having a MOS transistor which performs a logic operation constituted of a pass transistor logic, a buffer circuit block which amplifies an output signal of the network logic circuit block, and MOS transistors 44 and 50 which are formed in a semiconductor layer of a fully-depleted type SOI substrate wherein the semiconductor layer is formed on a semiconductor substrate 51 via a buried insulation layer 52. - 特許庁

光導波路４上に積層された上部クラッド層５を含み、その側面が高抵抗の埋込み層７により絶縁されたメサストライプ６と、そのメサストライプ６の上面に分離帯１０を介して設けられた第１及び第２の電極１２ａ、１２ｂとを有する光半導体集積素子において、分離帯１０でのメサストライプ６の最小幅を、第１の電極１２ａ下の最大幅及び第２の電極１２ｂ下の最大幅より狭く構成する。例文帳に追加

This optical semiconductor integrated device comprises a mesa stripe 6 including an upper clad layer 5 laminated on the optical waveguide 4 and having side faces insulated by a high resistance embedded layer 7, and first and second electrodes 12a, 12b provided on the upper surface of the mesa stripe 6 via a separating zone 10. - 特許庁