「Bus System」に関連した英語例文の一覧と使い方(28ページ目) - Weblio英語例文検索

On a system board provided with this memory module, a large number of bus lines are connected to the first memory module and the second memory module but the bus lines are connected to one pin of a memory controller.例文帳に追加

このメモリモジュールを含むシステムボードは多数のバスラインが第１メモリモジュールと第２メモリモジュールに連結されるが、バスラインはメモリコントローラの１つのピンに連結される。 - 特許庁

For the orthogonal transform memories, a data bus 50 for transferring data between the memories and a system and a data bus 55 for transferring data between the memories and a main processing circuit are provided.例文帳に追加

これらの直交変換メモリに対し、システム側との間のデータ転送用のデータバス（５０）と、主演算回路側とのデータ転送を行なうデータバス（５５）を設ける。 - 特許庁

The cache 2 issues a transaction retried on a system bus 300 to the bus 300 in accordance with a selection instruction outputted from a priority judging means 211 in the cache 2.例文帳に追加

外部キャッシュ２の優先順位判断手段２１１の選択指示に従い、外部キャッシュ２は、システムバス３００でリトライされたトランザクションをシステムバス３００に発行する。 - 特許庁

To provide an information processor which allows a user to easily construct an appropriate bus system, to secure needed bus bandwidth and to perform normal data transfer.例文帳に追加

利用者が適切なバスシステムを容易に構築し必要なバスバンド幅を確保して正常なデータ転送を行うことができる情報処理装置等を提供する。 - 特許庁

A power distribution system (10) includes a ground bus bar (60) in which a first opening (150) is defined and a bus way housing (64) in which a second opening (140) is defined.例文帳に追加

配電システム（１０）は、第１の開口（１５０）が画成されている接地母線バー（６０）と、第２の開口（１４０）が画成されている母線路ハウジング（６４）を含む。 - 特許庁

At a system bus control unit 60, bus connections to the orthogonal transform memories and address sequences are updated, according to data bit widths, and data are transferred accordingly.例文帳に追加

システムバス側制御部（６０）において、これらの直交変換メモリとの間でバス接続およびアドレスシーケンスをデータビット幅に応じて更新して、順次データを転送する。 - 特許庁

To provide a remote control system for bus-connected equipment which can switch the equipment to be controlled, when various equipment are connected to a bus.例文帳に追加

提案されているバス接続機器のリモコン制御システムでは、バス上にいろいろな機器がつながれると、どの機器を被制御機器にするかを切り替える手法がない。 - 特許庁

In the system, the bus connecting the superordinate module and the subordinate module is divided into a plurality of partial busses in the direction of the width of the bus, and the subordinate modules are equally connected to the partial busses.例文帳に追加

上位モジュールと下位モジュールを接続するバスをバス幅方向に複数の部分バスに分割し、これらの部分バスに均等に下位モジュールを接続するようにした。 - 特許庁

To achieve a prescribed performance effect by improving stability of high-speed communication without impairing an advantage of a serial communication system by a high-speed serial bus typified by I2C bus.例文帳に追加

Ｉ２Ｃバスに代表される高速シリアルバスによるシリアル通信方式のメリットを損なうことなく、高速通信安定性を向上させ、所定の演出効果を達成する。 - 特許庁

To provide a means capable of detecting a hang-up and recovering a microcomputer system when an address bus or a data bus are occupied by something except a CPU during DMA transfer.例文帳に追加

ＤＭＡ転送中等でアドレスバスやデータバスがＣＰＵ以外で占有される場合でもハングアップを検知しシステムを復旧させることを可能とする手段を提供する。 - 特許庁

This system includes a plurality of feeding apparatuses 41 connected in parallel to the feeding bus 15 and each interposed between the plurality of load apparatuses 32 and the feeding bus 15.例文帳に追加

給電母線１５に並列に接続され複数の負荷機器３２と給電母線１５との間にそれぞれに介設される複数の給電用機器４１が含まれる。 - 特許庁

A bus interconnection system used for interconnecting a plurality of graphics processing elements includes a bus structure connecting the graphics processing elements in a ring form.例文帳に追加

複数のグラフィックス処理要素を相互接続するために使用することができるバス相互接続システムは、グラフィックス処理要素をリング状に結合するバス構造を含む。 - 特許庁

To be able to reduce data transfer control load per unit data bus by devising the system structure of a data bus and to be able to reduce power consumption.例文帳に追加

データバスのシステム構成を工夫して単位データバス当たりのデータ転送制御負担を軽減できるようにすると共に、消費電力を低減化できるようにする。 - 特許庁

To provide a method and apparatus capable of realizing a user limit in a bus network more inexpensively and to provide a bus network system for realizing low cost security.例文帳に追加

バス型ネットワークにおいてより安価に利用者制限を実現することのできる方法および装置、ならびに低コストセキュリティを実現したバス型ネットワークシステムを提供する。 - 特許庁

To provide a bus system for surely preventing access from being carelessly performed by a bus master whose access is inhibited when a memory is shared for use.例文帳に追加

メモリを共有して使用する場合、アクセスが禁止されているバスマスタによりメモリに不用意にアクセスが行われることを確実に防止できるバスシステムを提供する。 - 特許庁

To generate an interrupt signal even in a stop mode where a bus clock for operating a computer system is not supplied in the same manner as a normal mode in which the bus clock is supplied.例文帳に追加

コンピュータシステムを動作させるためのバスクロックが供給されないストップモードであっても、バスクロックが供給される通常モードと同様に割込信号を生成する。 - 特許庁

When the system is activated again in the state of closing the switch 10, the terminal devices 7 and 8 output high impedance to the SCSI bus and are electrically disconnected from the SCSI bus.例文帳に追加

スイッチ１０を閉じた状態で再度システムを立上げると、終端デバイス７，８はＳＣＳＩバスにハイインピーダンスを出力し、ＳＣＳＩバスから電気的に切断される。 - 特許庁

To inform a waiting user at a bus stop of the general delay of service in a route bus and other vehicles without the need of the system of a large scale.例文帳に追加

大規模なシステムを必要とすることなく、路線バスその他の乗合車両における概略の運行の遅れを、停留所において待機する利用者に知らせる。 - 特許庁

Each of the memory modules of the first to P-th memory module groups is connected to one system data bus having a data bus width of M/N bits.例文帳に追加

第１ないし第Ｐメモリモジュール群が具備するそれぞれのメモリモジュールは１つのメモリモジュールに１つのシステムデータバスが連結され、それぞれＭ／Ｎビットのデータバス幅を有する。 - 特許庁

To provide a bus driver that enables an effective microprocessor system design by driving a plurality of buses with a single sign extender via a bus selection circuit.例文帳に追加

バス選択回路を利用して一つの符号拡張器で複数のバスを駆動することによって効果的なマイクロプロセッサシステムの設計を可能とするバス駆動装置を提供する。 - 特許庁

Meanwhile, the bus master 212 outputs the same command of protocol as that of protocol to be given when a CPU 201 gains access to the RDRAM 210 to an external system bus 211.例文帳に追加

この際、外部バスマスタ２１２は、外部システムバス２１１には、ＣＰＵ２０１がＲＤＲＡＭ２１０をアクセスするときのコマンドのプロトコルと同じプロトコルのコマンドを出力する。 - 特許庁

This cache memory system is provided with a multiway set associative type cache memory 20, a bus load detection part 30 for detecting the load state of a bus to which the cache memory 20 is connected and outputting bus load information D2 and a replacing way control part 40 for changing a replacing method of the cache memory 20 in accordance with the bus load information D2 outputted from the bus load detection part 30.例文帳に追加

マルチウェイセットアソシアティブ方式のキャッシュメモリ２０と、キャッシュメモリ２０が接続されているバスの負荷状態を検出しバス負荷情報Ｄ２を出力するバス負荷検出部３０と、バス負荷検出部３０によるバス負荷情報Ｄ２に応じてキャッシュメモリ２０のリプレース方法を変更するリプレースウェイ制御部４０とを備える。 - 特許庁

To provide a connection recovering device capable of re-establishing a connection after bus reset according to the order of connections established before bus reset in the case of recovering an abandoned connection by bus reset on a bus such as 1394 bus, which is capable of serial two-way connection based on a packet system and of connecting a plurality of AV equipment.例文帳に追加

１３９４バス等のパケット方式によるシリアル双方向通信が可能であり且つＡＶ機器を複数台接続可能なバス上でバスリセットにより破棄された接続の復旧を行う場合に、バスリセット前に確立した接続の順序に従ってバスリセット後における接続の再確立を行うことができる接続復旧装置を提供する。 - 特許庁

This system comprises a detecting means 2 which detects whether the bus users exist in the bus stop 1 or not and an advertisement information transmit means 3 which transmits the advertisement information by speech, characters, images, etc., into the bus stop 1 only when the bus users exist in the bus stop 1.例文帳に追加

バス停留所１内にバス利用者が存在しているか否かを検知する検知手段２と、前記検知手段２による検知情報に基づいて、バス停留所１内にバス利用者が存在しているときのみに、音声、文字、画像等による広告情報をバス停留所１内に送出する広告情報送出手段３とから構成する。 - 特許庁

The DDR (double data rate) memory system is provided with a function for controlling ODT (on die termination) for each chip select, and is further provided with a memory controller, a first data bus and a second data bus connected to the memory controller, a first chip select connected to the first data bus, and a second chip select connected to the first data bus and the second data bus.例文帳に追加

チップセレクトごとにＯＤＴ（On Die Termination）を制御する機能を備えたＤＤＲ（Double Data Rate）メモリシステムであって、メモリコントローラと、メモリコントローラに接続された、第１のデータバス及び第２のデータバスと、第１のデータバスに接続された第１のチップセレクトと、第１データバス及び前記第２のデータバスに接続された第２のチップセレクトと、を備えている。 - 特許庁

This system for notifying a bus user of the bus operation information has the bus stops to which ID information is added, the radio terminal capable of acquiring the ID information, and a management center responding to the radio terminal the bus operation information for the bus stop based on the ID information transmitted from the radio terminal.例文帳に追加

バスの運行情報を該バスの利用者に通知するシステムであって、ＩＤ情報が付与されたバス停留所と、該ＩＤ情報を取得可能な無線端末と、該無線端末から送信されたＩＤ情報に基づいた当該バス停留所に対するバスの運行情報を、該無線端末に返信する管理センターとを有したシステムを構築する。 - 特許庁

In a bus initialized phase, a system is moved to the state (state of R1) of reset start at first and bus reset signals are transmitted to all connection opposite parties during prescribed time (1.26 μs in minimum and 1.40 μs in maximum in short bus resetting) regulated by reset-time.例文帳に追加

バス初期化フェーズでは、最初リセットスタートの状態（Ｒ１の状態）に遷移し、reset_timeで規定される所定時間（ショートバスリセットでは最小1.26μs、最大1.40μs）の間、全ての接続相手先にバスリセット信号を送信する。 - 特許庁

This information processing system is constituted so as to control, by a bus controller 3, the data bus 4 consisting of a plurality of unit data buses each of which is capable of independently transferring data to a plurality of the bus masters of a CPU 1 and a DMAC 2.例文帳に追加

この発明は、ＣＰＵ１、ＤＭＡＣ２の複数のバスマスタに対して、バスコントローラ３によりそれぞれの独立してデータ転送が可能な複数の単位データバスからなるデータバス４を分割制御するように構成される。 - 特許庁

In the case the access is not to the measuring section 8, the I/O domain judgment section 5 isolates the measurement section control bus 14 by controlling the bus control section 7 on the basis of the control address on the internal system bus 19.例文帳に追加

Ｉ／Ｏ領域判定部５は内部システムバス１９上の制御アドレスに基づいてバス制御部７を制御することにより、測定部８へのアクセスでない場合には測定部制御バス１４をシステムバスから切り離す。 - 特許庁

Also, the three-forked path control means 103 is provided with a data path switch to which the data buses of the processor 111, the memory bus 112, and the system bus 113 are connected for transferring the data on the data buses to one another according to the data bus control signal.例文帳に追加

又、この三叉路接続コントロール手段103は、プロセッサバス111、メモリバス112、システムバス113のそれぞれのデータバスが接続され、データバス制御信号に応じてこれらのデータバス上のデータを相互に転送するデータパススイッチを有する。 - 特許庁

A data processing system comprises: a data processor connected through a first interface part 119 to a first external bus, and connected through second interface part 113 to a second external bus; and an external device 104 connected to the second external bus.例文帳に追加

データ処理システムは第１インタフェース部（１１９）を介して第１外部バスに接続され第２インタフェース部（１１３）を介して第２外部バスに接続されるデータプロセッサと、第２外部バスに接続される外部デバイス（１０４）を有する。 - 特許庁

When the end of the access has been returned at the time of a retrial access from the bus master, the bus master is informed of the end of the access, so that another access to the system bus (A) 100 can be permitted during the access of the I/O device having longer access time.例文帳に追加

そしてバスマスタからのリトライアクセス時に当該アクセスの終了が返っていたらバスマスタへ終了を知らせることで、長いアクセス時間を有するＩ／Ｏ装置のアクセス中にシステムバス（Ａ）に対し他のアクセスを可能とする。 - 特許庁

With the simple structure for setting an upper limit of re-try number, a specific initiator does not occupy a local bus and the PCI bus, open opportunities for other initiators are increased and the performance of the PCI bus system is enhanced.例文帳に追加

かかるリトライに上限を設けるという簡易な構成で，特定のイニシエータがローカルバスおよびＰＣＩバスを占有することなく，他のイニシエータへの解放機会を増やし，ＰＣＩバスシステムのパフォーマンスを高めることができる。 - 特許庁

To provide a bus arbitration apparatus and a bus arbitration method for arbitrarily setting the priority of devices, and arbitrating bus use right conflicts between devices, optimally according to an operation state of a system.例文帳に追加

デバイスの優先順位を任意に設定することができ、デバイス間のバス使用権の競合が生じた場合に、システムの動作状況に応じた最適な調停を行うことができるバス調停装置及びバス調停方法を提供する。 - 特許庁

A system is provided with a bus connected to a processor, a first data route which connects the processor to a first memory and is different from the bus and a second data route which connects the processor to a second memory and is different from the bus.例文帳に追加

プロセッサとつながるバスと、プロセッサに対し第１のメモリへのつながりを提供する、バスとは別の第１のデータ経路と、プロセッサに対し第２のメモリへのつながりを提供する、バスとは別の第２のデータ経路と、を有する。 - 特許庁

To provide a bus operation system for enabling a boarding candidate to transmit the expression of his or her boarding will by radio to a bus which is stopping at a bus stop, and to receive the message of the permission or rejection of boarding in response to this.例文帳に追加

バス停留所に停車中等のバスに、乗車希望者は乗車希望の意志表示を無線により伝え、これに対して乗車の許諾または拒否のメッセージを受け取ることができるバス運行システムを提供する。 - 特許庁

The processor system has on a single semiconductor substrate a processor 101, a memory controller 105, an external bus interface 104 to which a processor 103 outside the substrate can be connected, and a system bus bridge 106 for interconnecting the processor 101, the memory controller 105 and the external bus interface 104.例文帳に追加

単一の半導体基板上に、プロセッサ１０１と、メモリコントローラ１０５と、当該基板外部のプロセッサ１０３を接続可能な外部バスインターフェース１０４と、プロセッサ１０１、メモリコントローラ１０５、及び外部バスインターフェース１０４を相互に接続するシステムバスブリッジ１０６とを備える。 - 特許庁

When the network state becomes abnormal, a bus connecting state is switched by a switch function 3, the range of a fault is separated to a bus BU of a reserve system by passing one part of that connection through a high-order protocol support function 4 and influences are successively reduced for the state of a bus BD of an active system.例文帳に追加

ネットワーク状態が異常になると、スイッチ機能３によりバス接続状態を切り替え、その接続の一部を上位プロトコルサポート機能４を経由することにより、予備系バスＢＵに障害範囲を切り離し、現用系バスＢＤの状態に対し順次影響を少なくしていく。 - 特許庁

When a system controller receives a memory access request from its follower processor, the controller broadcasts the received access request to a system bus and also outputs the cache state included in the tag information corresponding to a memory space x to be accessed to the system bus.例文帳に追加

システム・コントローラが配下のプロセッサからメモリ・アクセス要求を受け取ると、当該メモリ・アクセス要求をシステム・バス上にブロードキャストすると共に、アクセス対象のメモリ空間ｘに対応するタグ情報が持つキャッシュ状態をシステム・バス上に出力する。 - 特許庁

A protection system 72 for a power distribution system includes a bus voltage sensing unit 92 to measure a bus voltage or a load voltage and a demand response module 94 for estimating available demand resources on the distribution system for a period of interest.例文帳に追加

配電システム用の保護システム７２は、母線電圧もしくは負荷電圧を測定するための母線電圧検知ユニット９２と、関心期間の間、配電システム上で利用可能な需要資源を推定するための需要応答モジュール９４とを含む。 - 特許庁

To provide a power supply system which interconnects a plurality of systems without affecting the synchronization timing of each system, in a power bus system where an information signal, which shows information, and power are superimposed on a bus line.例文帳に追加

バスラインに情報を表す情報信号と電力とが重畳される上記電源バスシステムにおいて、各システムの同期タイミングに影響を与えずに複数のシステムを相互に接続することが可能な電力供給装置を提供すること。 - 特許庁

An integration monitoring part 13 inputs the process signals from the system bus 2 and the plant bus 5, and performs the system monitoring when a system monitoring mode is selected in a monitoring mode switching part 14, and the plant monitoring when a plant monitoring mode is selected therein.例文帳に追加

統合監視部１３は、系統バス２およびプラントバス５からプロセス信号を入力して、監視モード切替部１４で系統監視モードが選択されているときは系統監視を行い、プラント監視モードが選択されているときはプラント監視を行う。 - 特許庁

The bus arbitration means has: a bus interface means transferring bus access requirement from the plurality of processing means to a system bus on the basis of an arbitration result; a state detection means detecting load states of the respective processing means; and a control means executing bus arbitration algorithm on the basis of a detection result by the state detection means, and controlling the bus interface means.例文帳に追加

そして、バスアクセス調停手段は、さらに、前記複数の処理手段からのバスアクセス要求を調停結果に基づいてシステムバスに転送するバスインタフェース手段と、前記複数の処理手段それぞれの負荷状態を検出する状態検出手段と、前記状態検出手段による検出結果に基づいてバス調停アルゴリズムを実行し、前記バスインタフェース手段を制御する制御手段とを有している。 - 特許庁

In this distributed control system wherein an operation monitoring station and a control station are connected to a control bus, a radio communication device is mounted another control bus used when the operation monitoring system communicates to an upper tier.例文帳に追加

操作監視ステーションと制御ステーションを制御バスに接続した分散型制御システムにおいて、操作監視ステーションが上位階層と通信するときに用いる他の制御バス上に無線通信装置を設ける。 - 特許庁

At the timing of (n+4)th clock, a DMA controller outputs an address (address D2) next to a DRAM leading address through a system bus to a DRAM, reads data B from the address D2 and outputs them through the system bus to a SRAM 33.例文帳に追加

第（ｎ＋４）クロックのタイミングにおいて、DMAコントローラは、DRAMに、システムバスを介して、DRAM先頭アドレスの次のアドレス（アドレスD2）を出力するとともに、アドレスD2からデータBを読み出させ、システムバスを介して、SRAM３３に出力させる。 - 特許庁