「Input buffer」に関連した英語例文の一覧と使い方(17ページ目) - Weblio英語例文検索

Allow the output buffer to drain, discard pending input, and set the current serial port settings. 例文帳に追加

排出 (drain) を行うための出力バッファの使用を許可し、処理していない入力を破棄して、現在のシリアルポートの設定を変更する。 - JM

A data strobe signal input buffer 12 outputs a data strobe signal DQS to the circuits 13 and 14 as a latch signal.例文帳に追加

データストローブ信号入力バッファ１２はデータストローブ信号DQSをラッチ信号として第１及び第２データラッチ回路１３，１４に出力する。 - 特許庁

An interpolation section 14 forms interpolation waveform data WD' by subjecting the thinning waveform data WD1, WD2, WD3 read out of the input buffer 13 to interpolation processing.例文帳に追加

補間部１４は入力バッファ１３から読み出した間引波形データWD1,WD2,WD3…に補間処理を施して補間波形データWD'を生成する。 - 特許庁

A personal computer 2 applies image input processing to image data S0 read from a medium 1 and temporarily stores the processed image to a buffer B1.例文帳に追加

メディア１から読み出された画像データＳ０に対して、パソコン２において画像入力処理を行い、バッファＢ１に一時保管する。 - 特許庁

Other input data, address data, a processor number and picture element position information are stored in the data storing region 1b of the data buffer 1.例文帳に追加

残りの入力データであるアドレスデータ、プロセッサＮｏ．、及び画素位置情報がデータバッファ１のデータ格納領域１ｂに格納される。 - 特許庁

A packet switch 100 comprises a switch part (SW) 10, N units of input buffer parts 20, and α units of scheduler parts 30.例文帳に追加

パケットスイッチ１００は、スイッチ部（ＳＷ）１０、Ｎ個の入力バッファ部２０、α個のスケジューラ部３０を含んで構成されている。 - 特許庁

Thus, only an input buffer circuit 11e of a synchronous memory corresponding to the chip select signal CSB inputs a command CMDB.例文帳に追加

これにより、チップセレクト信号ＣＳＢに対応する同期型メモリの入力バッファ回路１１ｅのみコマンドＣＭＤＢを入力する。 - 特許庁

To provide an output buffer circuit capable of dynamically switching driving power in accordance with a change in the frequency of an input signal.例文帳に追加

入力信号の周波数の変化に応じて動的に駆動力を切り替えることのできる出力バッファ回路を提供する。 - 特許庁

To obtain an input buffer type switch in which high throughput is achieved in simple hardware configuration and port utilization efficiency can be improved.例文帳に追加

簡易なハードウエア構成で、高スループットを実現し、ポートの利用効率を向上させることができる入力バッファ型スイッチを得ること。 - 特許庁

A latch circuit 14 latches a main power down signal CKEMZ in response to an internal clock signal CLKSZ supplied from a first clock signal input buffer 11.例文帳に追加

ラッチ回路１４は第１クロック信号入力バッファ１１からの内部クロック信号CLKSZ に応答してメインパワーダウン信号CKEMZ をラッチする。 - 特許庁

An address register receives an output of the first input buffer circuit as an address responding to address load signals, a command register receives an output of a first address buffer circuit as a command responding to command load signals, and a data input register receives simultaneously output of the first and the second input buffer circuits as data to be programmed responding to the data load signal.例文帳に追加

前記アドレスレジスタはアドレスロード信号に応答して前記第１入力バッファ回路の出力をアドレスとして受け入れ、前記コマンドレジスタは前記コマンドロード信号に応答して前記第１アドレスバッファ回路の出力をコマンドとして受け入れ、前記データ入力レジスタは前記データロード信号に応答して前記第１及び第２入力バッファ回路の出力をプログラムすべきデートとして同時に受け入れる。 - 特許庁

Upon receiving reception data from the opposite system 20, an input instruction processing part 102 of the operating system 10 stores the reception data in an input buffer 112 according to the corresponding input instruction in the input instruction queue 103, and communicates it to an interruption processing part 104.例文帳に追加

オペレーティングシステム１０は、入力命令処理部１０２で、相手システム２０から受信データを受信すると、入力命令キュー１０３内の対応する入力命令にしたがって、入力バッファ１１２に受信データを格納し、割り込み処理部１０４に通知する。 - 特許庁

The control apparatus can be constituted of an input image buffer 32, an output image buffer 36 and an address management part for requesting reading/writing from/in the buffer 32/36 to the memory out of a control part-address management part 31 and can be integrated into the encoding circuit 18 like the shown figure.例文帳に追加

この制御装置は、入力画像バッファ３２及び出力画像バッファ３６と、制御部・アドレス管理部３１のうちのメモリにバッファ３２／３６に対する読み出し／書き込み要求を行うアドレス管理部とで構成でき、図示のように符号化回路１８に組み込むこともできる。 - 特許庁

Each memory module is provided with plural memory devices, a signal input/output part, a buffer, and a control and address bus and the memory devices are successively connected via the buffer to the output line of the buffer, so that signals through the control and address bus are inputted to each memory device with a time difference.例文帳に追加

各メモリモジュールは、複数のメモリ装置、信号入出力部、バッファ、制御及びアドレスバスを具備し、制御及びアドレスバスを通した信号がバッファを経て各メモリ装置に時間差をおいて入力されるようにメモリ装置がバッファの出力ラインに順次に連結される。 - 特許庁

When a state continuously takes places that a small capacity buffer B1-1 of one input port transfers cell data and a small capacity buffer B4-1 of other port stores cells to be transferred, the small capacity buffer B4-1 stores a plurality of cells of the same destination.例文帳に追加

入力ポート１_1の小容量バッファB1-1だけが転送を行っており、入力ポート１_4では転送しようとするセルを小容量バッファB4-1に蓄積しているような状態が連続して生じる場合、小容量バッファB4-1の内部に同じ宛先の複数のセルが蓄積される。 - 特許庁

In the mobile phone, a buffer 14 is provided in the front stage of a transistor 12 of a boosting circuit 8, the parasitic capacity value of the input node of the buffer 14 is set to be smaller than the parasitic capacity value of the gate of the transistor 12, and the transistor 12 and the buffer 14 are mounted on one semiconductor chip 21.例文帳に追加

この携帯電話機では、昇圧回路８のトランジスタ１２の前段にバッファ１４を設け、バッファ１４の入力ノードの寄生容量値をトランジスタ１２のゲートの寄生容量値よりも小さく設定し、トランジスタ１２およびバッファ１４を１つの半導体チップ２１に搭載する。 - 特許庁

In a data write operation using the second operation mode, a data transfer section 17 transfers data, which is supplied from an input/output section 40, to a buffer section 12 via a data bus DIR; transfers the data transferred to the buffer section 12 to an error correction section 20; and transfers parity data generated in the error correction section 20 to the buffer section 12.例文帳に追加

データ転送部17は、第２の動作モードにおいて、データの書き込み時、データバスDIRを介して入出力部40から供給されたデータをバッファ部12に転送し、バッファ部12に転送されたデータをエラー訂正部20に転送し、エラー訂正部20において、生成されたパリティデータをバッファ部12に転送する。 - 特許庁

In the reproducing device S2, the DSI data as retrieval control information is extracted from a demodulated signal Sdm demodulated by a pickup 80 and a demodulation correction part 81 by a system buffer 85 before an input to a track buffer 83, and the PCI data as the reproduction indication control information is extracted by a PCI buffer 94 after an output from the track buffer 83.例文帳に追加

再生装置Ｓ２においては、ピックアップ８０及び復調訂正部８１により復調された復調信号Ｓdmから、トラックバッファ８３への入力前に検索制御情報であるＤＳＩデータをシステムバッファ８５で抽出し、トラックバッファ８３からの出力後に再生表示制御情報であるＰＣＩデータをＰＣＩバッファ９４で抽出する。 - 特許庁

In a packet data outputting device DBA1, a packet buffer 260 stores input packets, and output buffer managing means (530, 540) manage packets to be outputted, and output a buffer designated by the output buffer managing means among the stored buffers according to the instruction of an output start instructor 520 for announcing the arrival of a prescribed output start time.例文帳に追加

パケットデータ出力装置DBA1において、パケットバッファ２６０は入力パケットを蓄積し、出力バッファ管理手段（５３０、５４０）は出力するパケットを管理し、所定の出力開始時刻に達っしたことを知らせる出力開始指示器５２０の指示に従って、蓄積されたバッファのうち出力バッファ管理手段が指定するバッファを出力する。 - 特許庁

In addition, the first enable signal ENZ1 held in the first enable signal generating circuit 15 is held in a second enable signal generating circuit 16 as a second enable signal ENZ2 in response to the internal clock signal CLSKZ to be output to the first clock signal input buffer 11 and a second clock signal input buffer 12.例文帳に追加

又、第１イネーブル信号生成回路１５にて保持された第１イネーブル信号ENZ1は、第２イネーブル信号生成回路１６にて内部クロック信号CLKSZ に応答して第２イネーブル信号ENZ2として保持され第１及び第２クロック信号入力バッファ１１，１２に出力される。 - 特許庁

The delta-sigma AD converter for quantizing and converting an input analog signal to an output digital signal has a first stage for outputting the input analog signal via a coefficient buffer 101, an arithmetic unit 102, delay units 103, 105 and a coefficient buffer 106 to an arithmetic unit 107 in the latter stage.例文帳に追加

入力アナログ信号を量子化して出力ディジタル信号に変換するデルタシグマ型ＡＤ変換器の１段目では、入力アナログ信号が係数バッファ１０１、演算器１０２、遅延器１０３、１０５、係数バッファ１０６を経由して後段の演算器１０７に出力される。 - 特許庁

Counting is started in a counter circuit from the transmission start time of ZSCK, an impedance adjusting signal corresponding to a counted value is added to the output buffer OB, a reflection input value is reduced and the input buffer IB is inverted at the time when the value becomes equal to Vref.例文帳に追加

上記ＺＳＣＫの送信開始時点からカウンター回路の計数が開始され、計数値に相応するインピーダンス調整信号が出力バッファＯＢに加えられ反射入力値は減少し、Ｖｒｅｆと等しくなった時点で入力バッファＩＢの反転が起る。 - 特許庁

The image data transferred to the input buffer memory 41 are input to a memory 42 for image rotation according to a write address generated by a write address generation means 44, then output according to a read address generated by a read address generation means 45 and supplied to an output buffer memory 46.例文帳に追加

入力バッファメモリ４１に転送された画像データはライトアドレス生成手段４４が生成するライトアドレスに従って画像回転用メモリ４２に入力された後、リードアドレス生成手段４５によって生成されるリードアドレスに従って出力され、出力バッファメモリ４６に供給される。 - 特許庁

The frame rate adjusting part 102 is provided with a frame buffer where the input video data are stored by a frame unit, and reads the video data stored in the frame buffer at a timing determined by the specified frame rate, which independent of a timing determined by the frame rate of the input video data.例文帳に追加

フレームレート調整部１０２は、入力映像データがフレーム単位に格納されるフレームバッファを備え、入力映像データのフレームレートによって決まるタイミングとは独立した、指定されたフレームレートによって決まるタイミングで、フレームバッファに格納された映像データを読み出す。 - 特許庁

A data compression device 10A includes: a data pattern analyzer 21 for analyzing data transmitted to an input buffer 30 and generating an analysis code based on the analysis result; and a data compression manager 40 for selectively compressing data output from the input buffer based on the analysis code.例文帳に追加

データ圧縮装置１０Ａは、入力バッファ３０に伝送されるデータを分析し、該分析結果に基づいて、分析コードを生成させるデータパターン分析器２１と、分析コードに基づいて、入力バッファから出力されたデータを選択的に圧縮するデータ圧縮管理器４０とを含む。 - 特許庁

A trigger voltage generation circuit 10 cuts an input side of an oscillation buffer 1 from a feedback resistor 2 when the oscillation circuit is started and applies trigger voltage (power voltage Vcc or ground voltage Vss) of the oscillation operation to the input side of the oscillation buffer 1.例文帳に追加

トリガ電圧発生回路１０は発振回路の起動時において、発振バッファ１の入力側と帰還抵抗２との間を切断すると共に、発振バッファ１の入力側に発振動作のトリガ電圧（電源電圧Ｖｃｃまたは接地電圧Ｖｓｓ）を印加する。 - 特許庁

If it is judged that the term of validity of a print job which is stored in an input buffer and not executed yet expired (S302: Yes) in print job management processing carried out during reception of data of a print job including expiration time information, the data of the print job are deleted from the input buffer.例文帳に追加

有効期限時間情報を含む印刷ジョブのデータを受信中に実行する印刷ジョブ管理処理において、入力バッファに記憶されている未実行の印刷ジョブについて有効期限が切れていると判断すると（Ｓ３０２：Ｙｅｓ）、印刷ジョブのデータを入力バッファから削除する。 - 特許庁

A control circuit 300 for switching a signal to be inputted to an SSTL input buffer circuit 800 is connected to an SSTL input buffer circuit 800 so that an inside clock enable signal int.CKE being an output signal can be properly controlled, and that the malfunction of the circuit can be prevented.例文帳に追加

ＳＳＴＬ入力バッファ回路８００にＳＳＴＬ入力バッファ回路８０に入力される信号を切り替えるコントロール回路３００を接続することにより出力信号である内部クロックイネーブル信号ｉｎｔ．ＣＫＥを適切に制御し回路の誤作動を避けることができる。 - 特許庁

When a test operation mode is designated by the mode signal MOD, each terminal B of the input side selector 15 and the output side selector 17 is selected, and the logic circuit 16 is disconnected, and the input buffer 14 and the output buffer 19 are connected together in one-to-one correspondence through a bypass circuit 18.例文帳に追加

モード信号ＭＯＤで試験動作モードを指定すると、入力側セレクタ１５と出力側セレクタ１７の端子Ｂが選択され、論理回路１６が切り離されて、バイパス回路１８を介して入力バッファ１４と出力バッファ１９が１対１に接続される。 - 特許庁

The interface controller has a plurality of buffers, completes input of the data-processing command to a first buffer 11 among the plurality of buffers from the outside, and thereafter, allows input of data related to the other command supplied form the outside to a second buffer 12 among the plurality of buffers.例文帳に追加

インタフェースコントローラは、複数個のバッファを備え、外部から複数個のバッファの内の第１のバッファ（１１）にデータ処理用コマンドの入力を完了した後、外部から供給された別のコマンドに係るデータを前記複数個のバッファの内の第２のバッファ（１２）に入力可能にする。 - 特許庁

A reference capacitor CREF is connected to a variable capacitor at the common detection the node of the integrated circuit, and the common detection node is coupled with an input buffer and an output voltage VF of the input buffer is connected to a coarse bias, a gain stage 30 and a fine bias 32.例文帳に追加

基準キャパシタＣ_REFが、前記集積回路の共通検出ノードにおいて前記可変キャパシタに接続され、前記共通検出ノードは入力バッファに結合し、該入力バッファの出力電圧Ｖ_Fは、粗バイアスおよび利得段３０および細密バイアス段３２に接続される。 - 特許庁

Regarding the raster data input in line sequence, all the raster data of the first line are stored in the buffer A first, and when the input of raster data of the second line onward is started, data are output from each buffer while storing the raster data according to the odd and even numbers of the lines, into the corresponding buffers.例文帳に追加

そして、ライン順に入力されるラスターデータについて、第１ラインのラスターデータ全てをバッファーＡへ記憶した後、第２ライン以降のラスターデータの入力が開始されると、ラインの偶奇に応じて入力されるラスターデータを対応するバッファーへ記憶しつつ各バッファーからデータを出力する。 - 特許庁

When a character input key "a" is depressed, a character code corresponding to inputted character data "a" is stored in an input buffer, and character side data of a corresponding attribute memory is set to standards (em size), and an em-size character font is written in a display buffer, and a character is displayed on a liquid crystal display part.例文帳に追加

文字入力キー「あ」を押下操作すると、まず、入力された文字データ「あ」に対応する文字コードが入力バッファに記憶され、対応するアトリビュート・メモリの文字サイズデータが標準（全角）に設定され、表示バッファに全角サイズの文字フォントが書き込まれて液晶表示部に表示される。 - 特許庁

A DMAC 13 monitors the address from the output circuit 12 in a fixed interval, and when the leading address of a memory region #2 of an input buffer 14 is reached, the DMAC 13 controls a bus arbiter 15 to start to write new data from the top of a memory region #1 of the input buffer 14.例文帳に追加

ＤＭＡＣ１３は出力回路１２からのアドレスを一定間隔で監視しており、これが入力バッファ１４のメモリ領域＃２の先頭のアドレスに達したときは、ＤＭＡＣ１３がバスアービタ１５を制御して入力バッファ１４のメモリ領域＃１の先頭から新規データを書き込み始める。 - 特許庁

In a test result output mode, a test result SOUT1 latched by the FFs 10, 11 is output to the data input and output node 15 via a tristate buffer 19, and a test result SOUT2 latched by the FFs 13, 14 is output to the data input and output node 16 via a tristate buffer 20.例文帳に追加

テスト結果出力モード時は、ＦＦ１０、１１がラッチしたテスト結果ＳＯＵＴ１をトライステートバッファ１９を介してデータ入出力ノード１５に出力すると共に、ＦＦ１３、１４がラッチしたテスト結果ＳＯＵＴ２をトライステートバッファ２０を介してデータ入出力ノード１６に出力する。 - 特許庁

The semiconductor device is formed on the semiconductor 100 wafer and has the output buffer 23, the input buffer 29, a switch 26, and a first transmission path 25 and a second transmission path 27 provided in a scribe region 20.例文帳に追加

本発明による半導体装置は、半導体ウエハ１００上に形成され、出力バッファ２３、入力バッファ２９、スイッチ２６、スクライブ領域２０に設けられた第１伝送路２５及び第２伝送路２７を具備する。 - 特許庁

An output of a buffer amplifier 19 is connected to a control terminal of the first switching element 13 for controlling the supply current of the LED series connection circuit, while an output of a multiplexer 20 is connected to an input of the buffer amplifier.例文帳に追加

そして、ＬＥＤ直列接続回路の通電電流を制御する第１スイッチング素子１３の制御端子に、バッファアンプ１９の出力を、該バッファアンプの入力にマルチプレクサ２０の出力を接続する。 - 特許庁

The output buffer busy generating part decides if write should be stopped in every output buffer based on the maximum write request number information and the states of the output buffering part of a self-crossbar and the input buffering part.例文帳に追加

出力バッファビジー生成部は、最大書き込みリクエスト数情報と、自クロスバの出力バッファ部及び入力バッファ部の状態とに基づいて、出力バッファ毎に書き込みを停止すべきか判断する。 - 特許庁

A data signal is outputted from FF1S in synchronism with the rising edge of the clock signal, and is inputted to and taken in data input of the FF2R via a buffer 101S → a transmission passage DATA → a buffer 102R.例文帳に追加

データ信号は、クロック信号の上昇エッジに同期してＦＦ１Ｓから出力され、（バッファ１０１Ｓ→伝送路ＤＡＴＡ→バッファ１０２Ｒ）を経て、ＦＦ２Ｒのデータ入力へ入力され、取り込まれる。 - 特許庁

To precisely execute a signal transmission test between an output buffer and an input buffer on a wafer on a condition close to a transmission path condition between LSI after the assembly of the LSI, and mounting of the LSI on a mounted substrate.例文帳に追加

オンウエハでの出力バッファと入力バッファとの間の信号伝達試験を、LSIを組み立てて実装基板上に実装した後の、LSI間の伝送線路条件に近い条件で精度良く実施可能とする。 - 特許庁

In a semiconductor memory, a DQ (data input/out-put) buffer switching circuit 8 connects either DQ, buffer out of DQ buffers 9a-9d to a DQ, pad P1 for an IO degeneration mode test conforming to signals T1-T4.例文帳に追加

半導体メモリ１において、ＤＱバッファ切換回路８は、信号Ｔ１〜Ｔ４に従って、ＤＱバッファ９ａ〜９ｄのうちのいずれかのＤＱバッファをＩＯ縮退モードテスト用のＤＱパッドＰ１に接続する。 - 特許庁

The outputs of the differential amplifier circuits (45, 40) are connected to replica buffer circuits (35, 30), respectively, and the outputs of the replica buffer circuits (35, 30) are connected to inverted input terminals of the differential amplifier circuits (45, 40), respectively.例文帳に追加

差動増幅回路（４５，４０）の出力はレプリカバッファ回路（３５，３０）に各々接続され、各々のレプリカバッファ回路（３５，３０）の出力は、差動増幅回路（４５，４０）の反転入力端子に各々接続される。 - 特許庁

An instruction decoder 38 decodes a signal from an instruction buffer 36 and when the semiconductor memory cell reaches an automatic refresh mode, an automatic refresh signal aref of a prescribed level is sent to an input buffer generator 34 and a low active generator 40.例文帳に追加

命令デコーダ３８は、命令バッファ３６からの信号をデコードし、半導体メモリ素子が自動リフレッシュモードに達すると、所定レベルの自動リフレッシュ信号arefを入力バッファジェネレータ３４とローアクティブジェネレータ４０に送る。 - 特許庁

To obtain a semiconductor integrated circuit which outputs data without being immune to a noise generated in switching the impedance of an input buffer with an impedance control or an output buffer with an impedance control.例文帳に追加

インピーダンス・コントロール付き入力バッファまたはインピーダンス・コントロール付き出力バッファのインピーダンスを切り替える際に発生するノイズに影響を受けることなくデータを出力する半導体集積回路を得ること。 - 特許庁

A decoding circuit 30 decodes a voice from a packet which reaches an input terminal 15, stores in an updating buffer circuit 38 an internal signal which is generated by the decoding and used for decoding the succeeding packet, generates a concealing voice based on the internal signal stored in the updating buffer circuit 38 with respect to a non-arrival packet, and outputs it.例文帳に追加

復号回路30は、入力端子15に到着したパケットから音声の復号を行ない、この復号で生成され次パケットの復号で用いる内部信号を更新バッファ回路38に蓄積する。 - 特許庁