「Input buffer」に関連した英語例文の一覧と使い方(39ページ目) - Weblio英語例文検索

A switched mode power supply system comprises two buffer capacitors CB1, CB2 connected between DC input terminals A1, A2; primary inductance units N1, NP2 connected in series with two switches SW1, SW2 that are connected in series; and a secondary coil Ns to be connected with a DC output circuit.例文帳に追加

スイッチモード電源システムは直流入力端子Ａ１、Ａ２の間に接続された二つのバッファコンデンサＣＢ１、ＣＢ２と、直列に接続された二つのスイッチＳＷ１、ＳＷ２に直列に接続された一次インダクタンスユニットＮＰ１、ＮＰ２、および直流出力回路に接続される二次コイルＮｓを備える。 - 特許庁

In a distributed processing system where plural processors 22a to 22c are connected through a network 21 and the plural processors execute a series of processings, the arbitrary processor 22a has a picture buffer storing program executed by the other processors 22b and 22c and input/output data to a terminal 24a.例文帳に追加

本発明は、ネットワーク２１を介して複数のプロセッサ２２ａ〜２２ｃが接続され、複数のプロセッサにより一連の処理を実行する分散処理システムにおいて、任意のプロセッサ２２ａが、他のプロセッサ２２ｂ、２２ｃで実行中のプログラムおよびターミナル２４ａへの入出力データを格納する画面バッファを有するものである。 - 特許庁

This logic analyzer incorporated type electronic component has: an application circuit 29 having a prescribed function incorporated in a package such as a CPU, a damping resistor or a bus buffer; and a logic analyzer 20 incorporated in the package, taking in the input/output signal to the application circuit 29 in prescribed timing, and storing it.例文帳に追加

本発明は、ＣＰＵやダンピング抵抗、バスバッファ等、パッケージ内に組み込まれた所定機能を有するアプリケーション回路２９と、このパッケージ内に組み込まれ、アプリケーション回路２９に対する入出力信号を所定のタイミングで取り込んで蓄積するロジックアナライザ２０とを備えるロジックアナライザ内蔵型電子部品である。 - 特許庁

The signal transmission circuit comprises: transmission lines 21, 22 for transmitting signals; terminal resistors 33, 34 with a predetermined resistance value; inductance 31, 32 connected to the transmission lines 21, 22 and the terminal resistors 33, 34; and an input buffer 35 for receiving signals in a connecting part of the transmission lines 21, 22 and the inductance 31, 32.例文帳に追加

信号を伝送する伝送路２１、２２と、所定の抵抗値を有する終端抵抗３３、３４と、伝送路２１、２２及び終端抵抗３３、３４に接続されたインダクタンス３１、３２と、伝送路２１、２２及びインダクタンス３１、３２の接続部で信号を受信する入力バッファ３５とを設けた。 - 特許庁

When the mode value Mode is [2], modulated waveform of a musical instrument sound containing input voice is inputted to the band-pass filters BPF1 to BPF8, to extract respective formant components of the modulated waveform, which are multiplied by the envelopes of a modulating waveform (the analytical waveform data of the respective formant components), recorded in the buffer BUF to generate musical sound output Out.例文帳に追加

モード値Ｍｏｄｅ：「２」では、入力音声を含む楽器音の被変調波形をＢＰＦ１〜ＢＰＦ８に入力して被変調波形の各フォルマント成分を抽出し、バッファＢＵＦに記録された変調波形（各フォルマント成分の分析波形データ）のエンベロープを乗算して楽音出力Ｏｕｔを発生する。 - 特許庁

Each of first, second and third SDC 54, 46 and 58 has an input terminal 66, 68, 70 coupled to receive a respective frequency band signal and a function to buffer, rectify and filter its respective frequency band signal to form a control voltage at its output terminal 60, 62, 64.例文帳に追加

第１ＳＤＣ５４、第２ＳＤＣ５６及び第３ＳＤＣ５８の各々が、それぞれの周波数帯の信号を受信するよう接続された入力端６６，６８，７０を有し、それぞれの周波数帯の信号をバッファし、整流し、フィルタリングして、その出力端６０，６２，６４において制御電圧を生成する機能を有する。 - 特許庁

A DTS generator 17 generates decoding time stamp information indicating the reading timing of compressed data from a decoding side input buffer 22a according to the amount of prediction encoding data by each channel and a formating circuit 19 formats a packet having a packet header including the decoding time stamp information and user data including the compressed data.例文帳に追加

ＤＴＳ生成器１７はチャネル毎の予測符号化データ量に応じて、復号側の入力バッファ２２ａ内の圧縮データを読み出すタイミングを示すデコーディング・タイム・スタンプ情報を生成し、フォーマット化回路１９はデコーディング・タイム・スタンプ情報を含むパケットヘッダと、圧縮データを含むユーザデータを有するパケットにフォーマット化する。 - 特許庁

This system is provided with a reference voltage generating circuit 1 inputting power voltage VDDQ for output buffer, eliminating the noise of this power voltage, generating reference voltage by resistance division from the noise-eliminated power voltage VDDQ and outputting it, and an input first stage circuit 30 inputting the reference voltage and an external input signal from the outside and generating an internal drive signal for driving a semiconductor memory.例文帳に追加

出力バッファ用電源電圧を入力して該電源電圧のノイズを除去する手段及び前記ノイズを除去された前記電源電圧から抵抗分割により基準電圧を生成して出力する手段を有する基準電圧発生回路と、前記基準電圧及び外部から外部入力信号を入力してこれらから半導体メモリを駆動する内部駆動信号を生成する入力初段回路とを備える。 - 特許庁

A DTS generator 17 generates decoding time stamp information representative of the timing where compressed data in a decoding-side input buffer 22a are read out according to predictively encoded data amounts by channels, and a formatting circuit 19 formats the speech signal into packets each having a packet header including decoding time stamp information and user data including compressed data.例文帳に追加

ＤＴＳ生成器１７はチャネル毎の予測符号化データ量に応じて、復号側の入力バッファ２２ａ内の圧縮データを読み出すタイミングを示すデコーディング・タイム・スタンプ情報を生成し、フォーマット化回路１９はデコーディング・タイム・スタンプ情報を含むパケットヘッダと、圧縮データを含むユーザデータを有するパケットにフォーマット化する。 - 特許庁

A DTS generating unit 17 generates decoding time stamp information, indicating the timing for reading compression data in a decoding side input buffer 22a, in response to the predictively encoded data amount at each channel, and a formatting circuit 19 formats a packet header, containing the decoding time stamp information and a packet which has user data containing the compression data.例文帳に追加

ＤＴＳ生成器１７はチャネル毎の予測符号化データ量に応じて、復号側の入力バッファ２２ａ内の圧縮データを読み出すタイミングを示すデコーディング・タイム・スタンプ情報を生成し、フォーマット化回路１９はデコーディング・タイム・スタンプ情報を含むパケットヘッダと、圧縮データを含むユーザデータを有するパケットにフォーマット化する。 - 特許庁

A DTS generator 17 generates decoding time stamp information showing the read timing of compressed data from a decoding-side input buffer 22a according to the amounts of predictively encoded data by channels and a formatting circuit 19 formats the data into a packet which has a packet header including the decoding time stamp information and user data including the compressed data.例文帳に追加

ＤＴＳ生成器１７はチャネル毎の予測符号化データ量に応じて、復号側の入力バッファ２２ａ内の圧縮データを読み出すタイミングを示すデコーディング・タイム・スタンプ情報を生成し、フォーマット化回路１９はデコーディング・タイム・スタンプ情報を含むパケットヘッダと、圧縮データを含むユーザデータを有するパケットにフォーマット化する。 - 特許庁

In the PLL circuit where the frequency of an oscillated output is controlled in response to the result of phase comparison between a fed-back oscillation output and an input signal, an LPF 3 integrates the oscillated output and an output in response to the result of comparison between the integrated output and two threshold values of a Schmitt trigger buffer 6 is applied to a phase comparator circuit 1.例文帳に追加

フィードバックされる発振出力と入力信号との位相比較結果に応じて発振出力の周波数を制御するＰＬＬ回路において、発振出力をＬＰＦ３で積分し、この積分出力についてシュミットトリガ型のバッファ６の２つの閾値との比較結果に応じた出力を位相比較回路１に印加する。 - 特許庁

It includes means (12) for the identification, from a valued directed multi-graph made up of the union of several distinct processing graphs and divided into several valued directed sub-multi-graphs (54, 56, 58) called chunks, and whose input and output nodes are buffer memory nodes of the multi-graph, of a coordination module (16, 26, 34) for each chunk.例文帳に追加

それは、複数の異なる処理グラフを結合することによって形成され、チャンクと呼ばれる値付きの複数の有向サブマルチグラフ（５４，５６，５８）に分割され、その入力および出力ノードがマルチグラフのバッファメモリノードである、値付きの有向マルチグラフから、各チャンクに関する調整モジュール（１６，２６，３４）を特定するための手段１２を含む。 - 特許庁

Differential value of the period of the predetermined number of cycles of an input clock signal from an expected value of the number of cycles of an output clock signal is calculated in each of a plurality of frames; timing correction is performed based on the differential value during the vertical blanking period of a next frame; and then the pixel data is read from the buffer to be output, in synchronization with an output clock signal.例文帳に追加

それぞれのフレームにおいて、入力クロック信号の所定のサイクル数の期間の出力クロック信号のサイクル数の期待値との差分値を算出し、次のフレームの垂直ブランキング期間に差分値にもとづいたタイミングの補正を行ってから、出力クロック信号に同期してバッファから画素データを読み出して出力する。 - 特許庁

A frame and line synchronization signal are coupled to the control system from an image frame to be updated to the screen, and the control system is timed based on pulses comprised by the frame and line synchronization signal to input a new image frame to the frame buffer such that the new image frame is not stored onto the image frame being updated.例文帳に追加

画面で更新されるべき画像フレームからのフレーム及びライン同期信号は制御システムに結合され、また更新されつつある画像フレーム上に新たな画像フレームが記憶されない様にフレーム及びライン同期信号に含まれるパルスに基づき制御システムはタイミングをとられて新たな画像フレームをフレーム・バッファに入力する。 - 特許庁

According to the amount of predictive coding data in each channel, a DTS generator 17 generates decoding time stamp information showing the timing for reading compressed data in an input buffer 22a of a decoding side, and a formatting circuit 19 formats the predictive-coded data into a packet header with decoding time stamp information and a packet with user data containing the compressed data.例文帳に追加

ＤＴＳ生成器１７はチャネル毎の予測符号化データ量に応じて、復号側の入力バッファ２２ａ内の圧縮データを読み出すタイミングを示すデコーディング・タイム・スタンプ情報を生成し、フォーマット化回路１９はデコーディング・タイム・スタンプ情報を含むパケットヘッダと、圧縮データを含むユーザデータを有するパケットにフォーマット化する。 - 特許庁

Replica output buffers 120, 121 having the same input output characteristic as that of an output buffer 180 respond to a leading of a TEST signal generated by a test pulse generating circuit 110, raises an output signal at a slew rate in response to a voltage of an SL_SET signal and falls down the output signal at a slew rate in response to a voltage of a CNT signal.例文帳に追加

出力バッファ１８０と同一の入出力特性を有するレプリカ出力バッファ１２０、１２１は、テストパルス生成回路１１０が生成したＴＥＳＴ信号の立ち上がりに応答し、ＳＬ＿ＳＥＴ信号の電圧に応じたスルーレートで出力信号を立ち上げ、ＣＮＴ信号の電圧に応じたスルーレートで出力信号を立ち下げる。 - 特許庁

A DTS(digital theafter system) generator 17 generates the decoding time stamp information showing the timing of reading a compressed data within a decoding- side input buffer according to the quantity of the predictively coded data for each channel, and a format formation circuit 19 formats it to a packet header including the decoding time stamp information and a packet having the user data including the compressed data.例文帳に追加

ＤＴＳ生成器１７はチャネル毎の予測符号化データ量に応じて、復号側の入力バッファ２２ａ内の圧縮データを読み出すタイミングを示すデコーディング・タイム・スタンプ情報を生成し、フォーマット化回路１９はデコーディング・タイム・スタンプ情報を含むパケットヘッダと、圧縮データを含むユーザデータを有するパケットにフォーマット化する。 - 特許庁

A clock generating circuit 1 is a buffer circuit consisting of a plurality of inverters, which is a circuit generating a clock CPCLK3 with an amplitude of VDD, and an inverted clock XCPCLK3 with the clock CPCLK3 inverted, based on an input clock CLK, and is used in common for the positive voltage power generating circuit 2 and the negative voltage power generating circuit 3.例文帳に追加

クロック発生回路１は、複数のインバータで構成されたバッファ回路であり、入力クロックＣＬＫに基づいて、ＶＤＤの振幅を有するクロックＣＰＣＬＫ３と、クロックＣＰＣＬＫ３が反転された反転クロックＸＣＰＣＬＫ３を発生する回路であり、正電源発生回路２と負電源発生回路３に共用されている。 - 特許庁

To solve the problem that a waiting time or a talking time is made short by memory access of a master-side CPU of data buses when two CPUs are connected through one data bus, since an input buffer, an internal circuit, etc. of CPU connected to the data bus as a slave are unnecessarily actuated by variation of signal lines such as data buses to make an unnecessary current flow.例文帳に追加

２つのＣＰＵを一方のデータバスで接続する場合、データバスのマスタ側ＣＰＵがメモリアクセスを行なうと、データバス等の信号線の変化がデータバスにスレーブとして接続されているＣＰＵ側の入力バッファや内部回路等を不要に動作させてしまい、不要な電流が流れてしまうために、待ち受け時間や通話時間が短くなってしまう。 - 特許庁

An input buffer 100 being the signal level conversion circuit is provided with a differential amplifier circuit 10 being a current mirror amplifier that amplifies a voltage between nodes N1, N2 respectively receiving an external signal and a reference signal to provide an output of an internal signal and with a bias circuit 20 that applies a common bias voltage Vbs to the nodes N1, N2.例文帳に追加

本発明に従う信号レベル変換回路である入力バッファ１００は、外部信号および基準信号がそれぞれ伝達されるノードＮ１およびＮ２の電位差を増幅して内部信号を出力するカレントミラーアンプである差動増幅回路１０と、ノードＮ１およびＮ２に共通のバイアス電圧Ｖｂｓを印加するバイアス回路２０とを備える。 - 特許庁

A decoding time stamp (DTS) creating unit 17 creates decoding time stamp information for indicating timing to read a compression data in an input buffer 22a of a decoding side, according to a prediction coding data amount for each channel, and a formatting circuit 19 formats it into a packet which has a packet header including the decoding time stamp information, and a user data including the compression data.例文帳に追加

ＤＴＳ生成器１７はチャネル毎の予測符号化データ量に応じて、復号側の入力バッファ２２ａ内の圧縮データを読み出すタイミングを示すデコーディング・タイム・スタンプ情報を生成し、フォーマット化回路１９はデコーディング・タイム・スタンプ情報を含むパケットヘッダと、圧縮データを含むユーザデータを有するパケットにフォーマット化する。 - 特許庁

The game control means subtracts the number of prize balls indicated by prize ball number signals from a total prize ball number buffer at the time of confirming that the ON state of the prize ball BUSY signals is continued for prize ball BUSY signal input confirmation time, and turns the prize ball REQ signals to the OFF state when the prize ball BUSY signals are turned to be in the OFF state.例文帳に追加

遊技制御手段は、賞球ＢＵＳＹ信号のオン状態が賞球ＢＵＳＹ信号入力確認時間継続したことを確認したら総賞球数バッファから賞球個数信号が示す賞球数を減算し、賞球ＢＵＳＹ信号がオフ状態となったら賞球ＲＥＱ信号をオフ状態にする。 - 特許庁

A buffer data / background color data selection section 54 selects and outputs a background color for a prescribed period on the basis of the control signal from the background color data output discrimination section 50 to output the background color and to display it on a screen when the progressive image signal on the basis of only an input image signal is not formed at a rising state of power supply or the like.例文帳に追加

バッファデータ／背景色データ選択部５４は、背景色データ出力判定部５０からの制御信号により、所定期間は背景色を選択出力することで、電源立ち上げ時など入力画像信号のみに基づくプログレッシブ画像信号ができていない時に背景色を出力し、これを画面表示する。 - 特許庁

The system is composed of a plurality of user terminal computers each provided with an input module, first saving module, programming module, user datagram protocol transmitting module, first buffer, first wireless transmitting/receiving module and first processing module at least and a wireless projector box provided with a projector module and a server computer to be coupled to the projector module at least.例文帳に追加

少なくとも入力モジュールと、第１保存モジュールと、プログラミングモジュールと、ユーザデータグラムプロトコル伝送モジュールと、第１バッファと、第１無線送受信モジュールと、第１処理モジュールとを含む複数のユーザ端末コンピュータと、少なくともプロジェクタモジュールと、該プロジェクタモジュールにカップリングするサーバコンピュータとを備えるワイヤレスプロジェクタボックスとによってシステムを構成する。 - 特許庁

A DTS generator 17 generates decoding time stamp information showing the read timing of compressed data in a decoding-side input buffer 22a according to the amount of predictively encoded data by channels, and a formatting circuit 19 formats the data into a packet which has a packet header including the decoding time stamp information and user data including the compressed data.例文帳に追加

ＤＴＳ生成器１７はチャネル毎の予測符号化データ量に応じて、復号側の入力バッファ２２ａ内の圧縮データを読み出すタイミングを示すデコーディング・タイム・スタンプ情報を生成し、フォーマット化回路１９はデコーディング・タイム・スタンプ情報を含むパケットヘッダと、圧縮データを含むユーザデータを有するパケットにフォーマット化する。 - 特許庁

A DTS (Digital Theater System) generator 17 generates decoding time stamp information showing timing for reading compressed data in an input buffer 22a at the decoding side according to a predictively encoded data quantity for each channel, and a formatting circuit 19 formats a packet having user data including a packet header with the decoding time stamp information included therein and the compressed data.例文帳に追加

ＤＴＳ生成器１７はチャネル毎の予測符号化データ量に応じて、復号側の入力バッファ２２ａ内の圧縮データを読み出すタイミングを示すデコーディング・タイム・スタンプ情報を生成し、フォーマット化回路１９はデコーディング・タイム・スタンプ情報を含むパケットヘッダと、圧縮データを含むユーザデータを有するパケットにフォーマット化する。 - 特許庁

A DTS generation unit 17 generates decoding time stamp information for indicating timing for reading a compression data in an input buffer 22a of a decoding side in response to data amount of prediction coding for each channel, and a format circuit 19 makes a packet format which includes a packet header including the decoding time stamp information, and a user data including the compression data.例文帳に追加

ＤＴＳ生成器１７はチャネル毎の予測符号化データ量に応じて、復号側の入力バッファ２２ａ内の圧縮データを読み出すタイミングを示すデコーディング・タイム・スタンプ情報を生成し、フォーマット化回路１９はデコーディング・タイム・スタンプ情報を含むパケットヘッダと、圧縮データを含むユーザデータを有するパケットにフォーマット化する。 - 特許庁

The potential of an inversion input terminal 73a in the processing amplifier 73 becomes almost the same as that of an output terminal 77c of the buffer amplifier 72, so that the linear reading electrode 26a and the linear auxiliary electrode 27a are made almost the same in potential, and an electrostatic capacity between them is apparently made small.例文帳に追加

演算増幅器７３の反転入力端子７３ａの電位と、バッファアンプ７２の出力端子７７ｃとは、ほぼ同電位となるため、線状読出電極２６ａと線状補助電極２７ａとがほぼ同電位となり、線状読出電極２６ａと線状補助電極２７ａとの間の静電容量が見かけ上小さくなる。 - 特許庁

The buffer circuit 20 comprises a transistor 21 for inputting a signal to the emitter from the input protective circuit and outputting from the collector, a resistor 22 connected between a power source 23 and the collector, a constant current source 25 connected between the power source 24 and the emitter, and a constant voltage source 26 connected between the power source 24 and the base.例文帳に追加

入力バッファ回路２０は、入力保護回路の出力をエミッタに入力しコレクタから出力するトランジスタ２１と、電源２３とコレクタとの間に接続された抵抗２２と、電源２４とエミッタとの間に接続された定電流源２５と、電源２４とベースとの間に接続された定電圧源２６とから構成する。 - 特許庁

According to an amount of predictive coding data in each channel, a DTS generator 17 generates decoding time stamp information, showing the timing for reading compressed data in an input buffer 22a of a decoding side, and a formatting circuit 19 formats the predictive-coded data into a packet header with decoding time stamp information and a packet with user data containing the compressed data.例文帳に追加

ＤＴＳ生成器１７はチャネル毎の予測符号化データ量に応じて、復号側の入力バッファ２２ａ内の圧縮データを読み出すタイミングを示すデコーディング・タイム・スタンプ情報を生成し、フォーマット化回路１９はデコーディング・タイム・スタンプ情報を含むパケットヘッダと、圧縮データを含むユーザデータを有するパケットにフォーマット化する。 - 特許庁

According to an amount of predictive coding data in each channel, a DTS generator 17 generates decoding time stamp information showing the timing for reading compressed data in an input buffer 22a of a decoding side, and a formatting circuit 19 formats the predictive-coded data into a packet header with decoding time stamp information and a packet with user data containing the compressed data.例文帳に追加

ＤＴＳ生成器１７はチャネル毎の予測符号化データ量に応じて、復号側の入力バッファ２２ａ内の圧縮データを読み出すタイミングを示すデコーディング・タイム・スタンプ情報を生成し、フォーマット化回路１９はデコーディング・タイム・スタンプ情報を含むパケットヘッダと、圧縮データを含むユーザデータを有するパケットにフォーマット化する。 - 特許庁

According to the amount of predictive coding data in each channel, a DTS generator 17 generates decoding time stamp information, showing the timing for reading compressed data in an input buffer 22a of a decoding side, and a formatting circuit 19 formats it into a packet header with decoding time stamp information and a packet with user data containing the compressed data.例文帳に追加

ＤＴＳ生成器１７はチャネル毎の予測符号化データ量に応じて、復号側の入力バッファ２２ａ内の圧縮データを読み出すタイミングを示すデコーディング・タイム・スタンプ情報を生成し、フォーマット化回路１９はデコーディング・タイム・スタンプ情報を含むパケットヘッダと、圧縮データを含むユーザデータを有するパケットにフォーマット化する。 - 特許庁

Buffer circuits Q11, Q13 output signals in a semiconductor integrated circuit including a 1st transistor Q11 of which the source and drain are connected to a 1st power supply VSS and an output terminal OUT, respectively, and the gate is connected to an input terminal IN for an internal signal of a semiconductor to the outside of the semiconductor integrated circuit through the output terminal OUT.例文帳に追加

バッファ回路Ｑ１１，Ｑ１３は、第１の電源ＶＳＳと出力端子ＯＵＴに各々ソースとドレインが接続され、ゲートが半導体の内部信号の入力端子ＩＮに接続された第１のトランジスタＱ１１を含む半導体集積回路内の信号を半導体集積回路外に力端子ＯＵＴを介して出力する。 - 特許庁

At that time, the transaction in the new software prepares exclusive information related with data to be inputted and outputted on the new software by using a mutual exclusive control part so that the transactions in the both software can operate the input and output of data without any contradiction, and the uniqueness of the data can be guaranteed by temporarily invalidating a data buffer part.例文帳に追加

この時、新たなソフトウェア中のトランザクションは相互排他制御部を用いて新たなソフトウェア上にも入出力を行なうデータに関する排他情報を作成することで、両ソフトウェア中のトランザクションが矛盾の無いデータ入出力を行い、データバッファ部を一時的に無効とすることでデータの一意性を保証することが出来る。 - 特許庁

A short SW43 is provided for short-circuiting between the input side and the output side of a booster circuit 42 boosting a power supply voltage VCC supplied from the positive electrode side of a battery cell Vc5 to a drive voltage VCC1 for driving a MOS transistor in a buffer amplifier 30 in a saturation region to be supplied as a drive voltage.例文帳に追加

電池セルＶｃ５の正極側から供給される電源電圧ＶＣＣをバッファアンプ３０内のＭＯＳトランジスタを飽和領域で駆動させることができる駆動電圧ＶＣＣ１に昇圧して駆動電圧として供給する昇圧回路４２の入力側と出力側とを短絡させるショートＳＷ４３を備える。 - 特許庁

The second high-frequency amplifying circuit 102 is designed so as to efficiently amplify high-frequency signals of 70 to 80 MHz band with small electric power, and a low-pass filter 10 which is equipped with a built-in buffer resistor at its pre-stage and serves as an FM band filter whose pass band is 70 to 80 MHz is arranged at the signal input stage of the amplifying circuit 102.例文帳に追加

第２の高周波増幅回路１０２は７０〜８０ＭＨｚの帯域の高周波信号を低電力で効率よく増幅する様に設計されており、その信号入力段には７０〜８０ＭＨｚを通過帯域とするＦＭ帯域通過用の、前段にバッファ抵抗を内蔵したローパスフィルタ１０が配置されている。 - 特許庁

The input signal IN decreases from a reference voltage signal V6, a control signal becomes an H level with the passage of time determined with the time constant of the integrating circuit 3 and the threshold of the buffer 4b, and further a detection signal FO is outputted with the passage of time (≥ response time of the circuit 4) corresponding to the difference between the second threshold and the above-mentioned threshold.例文帳に追加

入力信号ＩＮが基準電圧信号Ｖ６から低下し、積分回路３の時定数とバッファ４ｂのしきい値とで決まる時間経過時に制御信号はＨレベルとなり、更に第２しきい値と上記しきい値との差に相当する時間（≧回路４の応答時間）の経過時に検出信号ＦＯが出力される。 - 特許庁

To provide an image compression coder that can obtain a compression coded image of a film source with high quality by optimizing a data quantity remaining in an input buffer memory of a decoder just before decoding an I picture in the case of coding in compliance with the MPEG-2 video standards after applying inverse telecine processing to a telecine image signal to eliminate repeating fields.例文帳に追加

テレシネ画像信号をインバース・テレシネ処理して繰り返しフィールドを除去した後にＭＰＥＧ−２ｖｉｄｅｏ規格に準拠した符号化処理を行う場合に、Ｉピクチャの復号化直前での、デコーダ側の入力バッファメモリに残留するデータ量を最適化し、高い品質でのフィルム素材の圧縮符号化画像を得る。 - 特許庁

A DTS producing unit 17 produces decoding time stamp information showing a timing for reading compressed data in an input buffer 22a on the decoding side according to a predictively encoded data amount of each channel, and a formatting circuit 19 formats a packet header containing the decoding time stamp information and a packet with a user data containing compressed data.例文帳に追加

ＤＴＳ生成器１７はチャネル毎の予測符号化データ量に応じて、復号側の入力バッファ２２ａ内の圧縮データを読み出すタイミングを示すデコーディング・タイム・スタンプ情報を生成し、フォーマット化回路１９はデコーディング・タイム・スタンプ情報を含むパケットヘッダと、圧縮データを含むユーザデータを有するパケットにフォーマット化する。 - 特許庁

Each optical storage element is provided with an optical waveguide propagating the signal light and the control light, and an optical resonator provided adjacently to the optical waveguide, in a favorable embodiment of the optical buffer, and coupling between the optical waveguide and the optical resonator is generated or released in response to the presence of an input of the control light.例文帳に追加

この光バッファ装置の好適実施形態によれば、光記憶素子は、信号光及び制御光が伝播する光導波路と、この光導波路と近接して設けられた光共振器とを備え、制御光の入力の有無に応じて、光導波路及び光共振器の間のカップリングの生成又は解除がなされる。 - 特許庁

A DTS (decoding timer stamp) generator 17 generates decoding time stamp information showing timing for reading out compressed data existing in the input buffer 22a of the side of decoding according to an amount of predictively coded data for every channel and a formatting circuit 19 formats the predictively coded data into packets each of which has user data including a packet header including the coding time stamp information and compressed data.例文帳に追加

ＤＴＳ生成器１７はチャネル毎の予測符号化データ量に応じて、復号側の入力バッファ２２ａ内の圧縮データを読み出すタイミングを示すデコーディング・タイム・スタンプ情報を生成し、フォーマット化回路１９はデコーディング・タイム・スタンプ情報を含むパケットヘッダと、圧縮データを含むユーザデータを有するパケットにフォーマット化する。 - 特許庁

A drain of an output EFT 11 in an open drain structure activated by a CPU 13 in an IC is connected to a display output port 10 to an LED 2 that displays internal information of the IC 1, and then a voltage Vds of a port 10 can be monitored by the CPU 13 through a buffer circuit 12, where the port 10 can be made an input-output port structure.例文帳に追加

ＩＣ１のＣＰＵ１３により駆動されるオープンドレイン構成の出力ＦＥＴ１１のドレインを、ＩＣ１の内部情報を表示するＬＥＤ２への表示出力用ポート１０に接続し、さらにＣＰＵ１３がバッファ回路１２を介してポート１０の電圧Ｖdsを監視できるようにし、ポート１０を入出力ポート構成とする。 - 特許庁

When a communication acceptance/rejection determining part determines incommunicability, a mark A just before becoming incommunicable is held, and when the communication acceptance/rejection determining part determines communicability, a voice transmitting part transmits the mark A first in voice data recorded in a voice data buffer, and when the transmission of voice data after the mark A is finished, the voice transmitting part transmits voice input to a microphone.例文帳に追加

通信可否判定部が通信不可と判定した場合、通信不可となる直前のマークＡを保持し、次に通信可否判定部が通信可能と判定した場合、音声送信部は、音声データバッファに記録されている音声データのうち、マークＡからを送信し、マークＡ以降の音声データを送信し終えたら、マイクに入力される音声を送信する。 - 特許庁

An input processing means of each channel receives a recording instruction during the stop operation and when a memory bank with final data written therein among banks of an in-channel buffer memory is not incorporated in the write processing to a recording medium, the data are appended to the memory bank, and when the memory bank is incorporated in the write processing, other memory bank is selected and the recording is restarted.例文帳に追加

各チャンネルの入力処理手段が停止動作中に記録指示を受け付け、チャンネル内バッファメモリの複数バンクの中で最後のデータが書かれたメモリバンクが記録媒体への書き込み処理に入っていなければ、そのメモリバンクに追加記録し、書き込み処理に入っていれば他のメモリバンクに切り替えて記録動作を再開する。 - 特許庁