「Master clock」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

The D type flip-flop comprises: a dynamic system mater latch circuit receiving a D signal synchronously with a clock to temporarily latch the signal; and a static system slave latch circuit for statistically latching an output signal of the master latch circuit synchronously with the clock.例文帳に追加

Ｄ信号をクロックに同期して入力して一時的に保持するダイナミック式マスタラッチ回路と、前記クロックに同期して前記マスタ回路の出力信号を静的に保持するスタティック式スレーブラッチ回路とから構成する。 - 特許庁

The system and method for implementing the IQ generator includes a master latch that generates an I signal in response to a clock input signal, and a slave latch that generates a Q signal in response to an inverted clock input signal.例文帳に追加

ＩＱ信号発生器を実施するためのシステム及び方法は、クロック入力信号に応答してＩ信号を発生するマスターラッチ、及び反転クロック入力信号に応答してＱ信号を発生するスレーブラッチを含む。 - 特許庁

Thus, since a signal transmission distance per one clock cycle in the bus system 19 is shortened more than that when transmitted between the bus master 21 and the bus slave 22 by one clock cycle, the operating frequency of the bus system can be increased.例文帳に追加

これにより、該バス・システム１９における１クロック・サイクル当たりの信号伝送距離は、バス・マスタ２１−バス・スレーブ２２間を１クロック・サイクルで伝送させるときのものに比し、短縮されるので、バス・システムの動作周波数を増大できる。 - 特許庁

A master side radio transmission/receive unit selects a high-speed clock CKH and feeds it to CPU 10 at the start of a receive time slot, and the receive packet RXP is processed surely.例文帳に追加

マスタ側無線送受信装置は、受信タイムスロットの開始時に高速クロックＣＫＨを選択してＣＰＵ１０に供給し、受信パケットＲＸＰを確実に処理する。 - 特許庁

This delay calculation device is a device for performing the delay calculation of the structured ASIC (1) wherein the clock circuit (5) is integrated in a master slice (2, 3).例文帳に追加

本発明による遅延計算装置は、クロック回路（５）がマスタスライス（２、３）に集積化されているストラクチャードＡＳＩＣ（１）の遅延計算を行うためのものである。 - 特許庁

Outputting of the control command by the bus master 10 and sending and receiving of the transfer data in the respective applications 20 are performed based on different clock signals CLK and REF.例文帳に追加

バス・マスタ１０による制御コマンドの出力と、各アプリケーション２０における転送データの送受信は、別々のクロック信号ＣＬＫ，ＲＥＦに基づいて行う。 - 特許庁

Slave stations SA, SB have first combination means SM1A, SM1B for generating slave period signals TICKSA, TICKSB synchronized with the master clock signal CLKM, respectively.例文帳に追加

スレーブステーションＳＡ、ＳＢは、マスタクロック信号ＣＬＫＭと同期するスレーブ周期信号ＴＩＣＫＳＡを生成する第１の合成手段ＳＭ１Ａ、ＳＭ１Ｂを有する。 - 特許庁

The master-slave relation is thus eliminated between the timepiece circuits 15, thus the clock circuits 15 connected to each other by a simple constitution can be synchronized.例文帳に追加

したがって、各時計回路１５間には、マスターおよびスレーブの関係がなくなり、簡単な構成で接続されている時計回路１５間の同期を得ることができる。 - 特許庁

Thus, as the disk driver 1, structure for continuously reproducing the data from the disk, for example, by providing a circuit for generating a master clock, etc. becomes unnecessary.例文帳に追加

これにより、ディスクドライブ１としては、例えばマスタークロック生成のための回路を設けるなどして、ディスクからデータを連続再生する構成を採る必要性はなくなる。 - 特許庁

Absent a clock master, the communication system is permitted to enter into an all slave mode, with periodic unlock conditions possibly rotating about the communication system ring topology.例文帳に追加

本通信システムは、クロックマスターがない場合、オール・スレーブモードに入ることが許容され、場合によっては周期的なアンロック状態が通信システムのリング・トポロジーを回転してもよい。 - 特許庁

To provide a method and device for driving a liquid crystal display element, which are adaptive to variation in temperature in detail without increasing the frequency of a master clock, and a liquid crystal display device.例文帳に追加

マスタクロックの周波数を高めなくても温度変化にきめ細かく対応できる液晶表示素子の駆動方法、駆動装置及び液晶表示装置を得る。 - 特許庁

To superimpose a supervisory signal and a control signal on a clock signal with a power supply superimposed thereon by a simple configuration wherein a mediation station is provided in place of a control section and a master station.例文帳に追加

制御部及び親局に代えて仲介局を設けた簡易な構成により、電源を重畳したクロック信号に、監視信号及び制御信号を重畳する。 - 特許庁

To provide an interphone system whose radio controlled clock can receive a radio wave with high sensitivity resulting in that an interphone master unit can automatically adjust date and time information.例文帳に追加

電波時計が感度よく電波を受信することができ、その結果、インターホン親機が日時情報を自動調整することができるインターホンシステムを提供すること。 - 特許庁

To provide an electron beam lithography apparatus to produce an information recording master disk by precisely setting up the clock frequency in a simple circuit.例文帳に追加

簡単な回路等により高精度でクロック周波数の設定を行うことにより、情報記録媒体の原盤を作成する電子ビーム描画装置を提供する。 - 特許庁

The communication system such as a digital door phone has a clock master 101 for transmitting a packet for voice synchronization, and a terminal 103 for receiving the packet for voice synchronization.例文帳に追加

デジタルドアホン等の通信システムにおいて、音声同期用パケットを送信するクロックマスタ１０１と、音声同期用パケットを受信する端末１０３とを有する。 - 特許庁

In the aligner equipped with a plurality of PWM motor drivers, PWM clock oscillators are not separately provided, an external or master/slave feed means is provided, and a means is provided which carries out PWM through a common clock or a clock where frequency is kept the same, but phase is set different for each driver.例文帳に追加

複数のＰＷＭ変調モータードライバーを有する露光装置において、ＰＷＭ変調用クロック発振器は個別に持たずに、外部あるいはマスタースレーブ供給手段を設け、共通クロックあるいは周波数は等しく位相がドライバーごとに異なるクロックによりＰＷＭ変調を行う手段を設ける。 - 特許庁

To solve the problem wherein an exposure time gets different because a shutter speed is varied corresponding to a change in clock frequency even while a line setting value etc are obtained from the same shutter gain volume through calculation, when a clock frequency which serves as the standard of the operation of a solid-state image sensor is varied with a frequency change in a master clock.例文帳に追加

マスタークロックの周波数の変更によって固体撮像素子の動作の基準となるクロックの周波数が変わると、同じシャッターゲイン量から計算して求めたライン設定値等でも、クロック周波数の変化に応じてシャッター速度が変化するため、露光時間が異なるものとなってしまう。 - 特許庁

In one embodiment, a node 10 uses at least one of first clock information transmitted via a transmission line in a first direction on a ring network 36 and second clock information transmitted via a transmission line in a second direction on the ring network 36 to synchronize an operation of the node to a master clock.例文帳に追加

実施の１形態のノード１０は、リング網３６における第１方向の伝送路を介して伝送された第１クロック情報と、リング網３６における第２方向の伝送路を介して伝送された第２クロック情報の少なくとも一方を用いて当該ノードの動作をマスタクロックに同期させる。 - 特許庁

The center 1 compares the clock signal from each transmitter-receiver with the master clock signal, introduces digital phase correction information specific to each transmitter-receiver on the basis of the result of comparison and transmits it to each transmitter-receiver 3 in terms of an MPEG-2 data stream.例文帳に追加

センタ１は、各送受信機器からのクロック信号とマスタクロック信号を比較し、比較の結果から各送受信機器３に個別のデジタル位相補正情報を導出し、それをＭＰＥＧ−２データストリームで、それぞれの送受信機器３に送信する。 - 特許庁

A start up completion notification detecting part 39 on the clock master side, in response to detecting this packet through a packet disassembling part 38, instructs the reception buffer clock control part 37 to clear a reception buffer part 30.例文帳に追加

クロックマスタ側のスタートアップ完了通知検出部３９は、クロックスレーブ側で受信バッファをクリアした事を検出した旨を示すパケットをパケット分解部３８を通じて検出すると、受信バッファ・クロック制御部３７に受信バッファ部３０のクリアを指示する。 - 特許庁

To provide a data receiving device, a data transfer controlling device, and a data transfer system for receiving serial data, which is transferred from a master with a high-speed clock, with a relatively low-speed clock; thereby allowing the devices having low power consumption to be configured at a low cost.例文帳に追加

マスタから高速クロックで転送されるシリアルデータを、相対的に低速なクロックで受信して、低消費電力で、しかも低コストで装置を構成し得るデータ受信装置、データ転送制御装置およびデータ転送システムを提供する。 - 特許庁

A write/read controller 9 generates a write address control signal based on speed information from a reproducing speed detection part 11, an enable control pulse from a JOG speed command part 12, a write/master clock from a write master clock generation part 13 and an interleave arrangement positional information, and supplies it to a memory 13 to store the digital audio data DA in the memory 13.例文帳に追加

ライト／リードコントローラ９は、再生速度検出部１１からのスピード情報と、ＪＯＧスピードコマンド部１２からのイネーブルコントロールパルスと、ライトマスタークロック発生部１３からのライト・マスタークロックと、インターリーブ配列位置情報を基に書き込みアドレス制御信号を生成し、メモリ１３に供給してディジタルオーディオデータＤＡをメモリ１３に格納する。 - 特許庁

A flip-flop circuit 11 is arranged in a slave station mounting part 4, whenever the clock signal CLK is supplied from a master station 2 side, the flip-flop circuit 11 is made to acquire the data signal output SDO supplied from the master station 2 side, and the clock signal CLK and the data signal output SDO are supplied to a corresponding slave station 6.例文帳に追加

子局取り付け部４にフリップフロップ回路１１を配置し、親局２側からクロック信号ＣＬＫが供給される毎に、フリップフロップ回路１１に親局２側から供給されるデータ信号出力ＳＤＯを取り込ませて、これらクロック信号ＣＬＫ、データ信号出力ＳＤＯを対応する子局６に供給する。 - 特許庁

In the process, synchronous data is detected by a synchronous data detection circuit 121 and a synchronous data detection signal SYC is generated; clock synchronization is extracted by a clock synchronous extraction circuit 122 and clock timing signals BST, BSR are generated; and transmission data from the master station 101 and data transmission of received data of the master station 101 are controlled by enable signals ETx, ERx generated by a timing generation circuit 123.例文帳に追加

この際、同期データ検出回路１２１により同期データを検出して同期データ検出信号ＳＹＣを生成し、クロック同期抽出回路１２２によりクロック同期を抽出してクロックタイミング信号ＢＳＴ，ＢＳＲを生成し、タイミング発生回路１２３によって生成したイネーブル信号ＥＴｘ，ＥＲｘにより、マスタ局１０１からの送信データおよびマスタ局１０１の受信データのデータ伝送を制御する。 - 特許庁

A Pos type F/F 100 has: a master latch (Low level latch) 110 which is synchronized with a rising edge of a clock and in which data or scan test data is selectively input; and a slave latch (Hi level latch) 111 in which the data from the master latch 110 is input.例文帳に追加

ＰｏｓタイプＦ／Ｆ１００は、クロックの立ち上りエッジ同期し、データ又はスキャンテストデータが選択的に入力されるマスタラッチ（Ｌｏｗレベルラッチ）１１０と、マスタラッチ１１０からのデータが入力されるスレーブラッチ（Ｈｉレベルラッチ）１１１とを有する。 - 特許庁

A P channel MOS transistor 11 and an N channel MOS transistor 12 respectively connected to an internal normal rotation clock node ck and an internal inversion clock node ckb are shared by a try state inverter 1 included in a master latch and a try state inverter 5 included in a slave latch.例文帳に追加

マスターラッチに含まれるトライステートインバータ１とスレーブラッチに含まれるトライステートインバータ５とで、内部正転クロックノードｃｋおよび内部反転クロックノードｃｋｂにそれぞれ接続されるＰチャネルＭＯＳトランジスタ１１およびＮチャネルＭＯＳトランジスタ１２を共用する。 - 特許庁

This semiconductor integrated circuit is provided with a CPU (101) as a master module; an IP (107) as a functional module; and a power/clock control bridge (104) for relaying access between the CPU and the IP, and for controlling at least one of power supply and clock supply to the IP.例文帳に追加

マスタモジュールとなるＣＰＵ（１０１）と、機能モジュールであるＩＰ（１０７）と、ＣＰＵとＩＰ間のアクセスを中継すると共に、ＩＰへの電力供給とクロック供給の少なくとも一方を制御する電力・クロック制御ブリッジ（１０４）とを備える。 - 特許庁

A clock controller 15 outputs a clock for transmitting a command and an address generated by a CPU 13 to a target unit 10 or receiving a command, an address and data from the target unit between a master unit 9 and the target unit 10, and after transmitting the command to the target unit 10, the clock controller 15 controls a data transfer end on the basis of an output state of the clock.例文帳に追加

マスタユニット９とターゲットユニット１０との間で、ＣＰＵ１３により生成されるコマンド、アドレス、ターゲットユニット１０に送信あるいは、ターゲットユニット１０からコマンド、アドレス、データを受信するためのクロックをクロックコントローラ１５より出力し、コマンド、ターゲットユニット１０に送信した後、クロックの出力状態に基づいて、データの転送終了をクロックコントローラ１５が制御する構成を特徴とする。 - 特許庁

In the flip-flop circuit having a master circuit 1 and a slave circuit 2, only the master circuit 1 is provided with a transistor TNR for reset and has a function for stopping a clock signal CK1 during a period for resetting or setting, and the driving ability of the transistor TNR is higher than that of a transistor TP3 provided for holding the data of the master circuit 1.例文帳に追加

マスター回路１、スレーブ回路２を有するフリップフロップ回路において、マスター回路１にのみリセット用のトランジスターＴＮＲを設け、リセット又はセットをかける期間はクロック信号ＣＫ１を停止する機能を有し、トランジスターＴＮＲは、マスター回路１のデータを保持するために設けられたトランジスターＴＰ３の駆動能力より大きい。 - 特許庁

A transfer gate 4 of the master latch 1 and transfer gates 5-1 to 5-3 of slave latches 2-1 to 2-3 control passage of data, in accordance with outputs of the clock adjusting circuit 7 and inverter 6.例文帳に追加

マスタラッチ１のトランスファーゲート４およびスレーブラッチ２−１〜２−３のトランスファーゲート５−１〜５−３は、クロック調整回路７およびインバータ６の出力により、データの通過を制御する。 - 特許庁

A master DLL circuit 11 generates first stage number data Ds1 showing the number of stages of a delay element to be used to delay a reference clock signal CLKr to a predetermined phase.例文帳に追加

マスタＤＬＬ回路１１は、基準クロック信号ＣＬＫｒを所定の位相まで遅延させるために使用する遅延素子の段数を示す第１段数データＤｓ１を生成する。 - 特許庁

On the other hand, light timing pulses synchronized with a master clock are output from a light timing pulse generating circuit 13 to be input to the saturable absorbing element 11 via a light timing pulse input part 16.例文帳に追加

一方、マスタクロックと同期した光タイミングパルスが光タイミングパルス発生回路１３より光タイミングパルス入力部１６を経て、可飽和吸収素子１１に入力される。 - 特許庁

To solve the problem that a system network is interrupted when radio communication cannot be made by radio wave environmental problems, such as the transmission distance of radio communication and noise, in a master/slave clock system.例文帳に追加

親子時計システムにおいて、無線通信の伝達距離やノイズ等の電波環境の問題により無線通信ができない場合にシステムのネットワークが途切れてしまう問題を解決する。 - 特許庁

First, a master synchronous circuit 1 receives a main signal D11, an operating clock CL11 and detects a synchronizing pattern, and when synchronism is established, a synchronizing state signal Ss is outputted.例文帳に追加

最初に主同期回路１が、主信号Ｄ１１および動作クロックＣＬ１１を受けて同期パターンを検出し、同期確立したときに同期状態信号Ｓｓを出力する。 - 特許庁

In a packet handler 41 as a master, a reproducing sampling clock outputted from a PLL 35 is outputted to a PLLin of a packet handler 42 through a switching part 36 and PLLout.例文帳に追加

マスターとなるパケットハンドラ４１においては、ＰＬＬ３５から出力される再生サンプリングクロックを、切替部３７、ＰＬＬｏｕｔを経て、パケットハンドラ４２のＰＬＬｉｎに出力する。 - 特許庁

Then, in scan shift, the master latch 110 fetches scan shift data input SIN in a Low period of a scan shift clock SCLK1 and outputs the fetched scan shift data input SIN to the slave latch 111.例文帳に追加

そして、スキャンシフト時には、マスタラッチ１１０は、スキャンシフトデータ入力ＳＩＮをスキャンシフトクロックＳＣＬＫ１のＬｏｗ期間で取り込むと共にスレーブラッチ１１１へ出力する。 - 特許庁

To provide a bus system capable of surely changing the operating clock frequency of a bus, neither utilizing any software nor using any leased signal line connecting all master devices.例文帳に追加

ソフトウエアを利用することなく、全マスタデバイス間を接続する専用信号線を使用することなく、確実にバスの動作クロック周波数を変更できるバスシステムを提供することにある。 - 特許庁

To correctly write the information of a bus cycle in a monitoring memory without delaying the bus cycle of a common bus executed by a master unit driven by a high speed CPU clock.例文帳に追加

高速なＣＰＵクロックで動作するマスタユニットが実行する共通バス上のバスサイクルを遅延させることなく、バスサイクルの情報を正しくモニタ用メモリに書き込むことを可能とする。 - 特許庁

Time clocked by a clock 14 in the master set 2 with the monitor is acquired from an NTP server 6 through the Internet 3 by using a LAN 4 or a modem 13 and automatically corrected.例文帳に追加

モニタ付親機２の時計１４にて計時される時刻をＮＴＰサーバ６からインターネット３経由でＬＡＮ４またはモデム１３を使用して取得し自動的に補正することができる。 - 特許庁

The connection device 50 between nodes has a master clock 10 a transmission buffer 20, a passing time counter 21 a time set signal production circuit 30, a transmission delay time table 32 and addition tools 22, 33.例文帳に追加

ノード間接続装置５０は、マスタ時計１０、送信バッファ２０、経過時間カウンタ２１、時刻設定信号生成回路３０、伝搬遅延時間テーブル３２および加算器２２、３３を有する。 - 特許庁

The connection device 50 between nodes produces a time set signal by the number of processor nodes 60 connected to the connection device 50 for making a content of the master clock 10 self-contained therein a turning point.例文帳に追加

ノード間接続装置５０は、内蔵するマスタ時計１０の内容を契機に、時刻設定信号をノード間接続装置５０に接続されるプロセッサノード６０の数だけ生成する。 - 特許庁

In the case of transmitting network synchronizing line data from an electronic exchange 2 to be a master station to the transmitting device 5 to be a slave station for directly receiving a clock signal, a network synchronizing output device 1 extracts a network synchronizing clock signal from the network synchronizing line data to convert and transmit the network synchronizing clock signal to the transmitting device 5.例文帳に追加

網同期出力装置１は、電子交換機２が上位局で網同期用回線データを配下のクロック信号を直接受信する伝送装置５に送信する場合、網同期用の回線データから網同期用クロック信号を抽出することにより、伝送装置には網同期用クロック信号に変換して送信する。 - 特許庁

The clock supply control circuit 50 performs supply-control of the clock, based on a weight signal 32 output from the bus master circuit and a clock request signal 42 output from the peripheral circuit, and the flip-flop circuit 80 with the writing preventive function prevents a new data from being written in a flip-flop, based on the weight signal.例文帳に追加

前記クロック供給制御回路５０は、バスマスタ回路が出力するウエイト信号３２と周辺回路が出力するクロック要求信号４２に基づき、クロックの供給制御を行い、前記書き込み防止機能付きフィリップフロップ回路８０は、ウエイト信号に基づきフィリップフロップへ新たなデータが書き込まれるのを防止する。 - 特許庁

The display device includes: a display panel; a timing controller for providing a master clock signal, digital data, and a driving instruction signal; and a data line driving unit having a plurality of data drivers each of which receives the master clock signal, receives and stores the digital data, creates a driving signal from the digital data stored, and provides the corresponding driving signal to the display panel.例文帳に追加

表示パネルと、マスタークロック信号、デジタルデータ及び駆動指示信号を提供するタイミングコントローラと、それぞれマスタークロック信号を受信し、デジタルデータを受信及び保存し、保存されたデジタルデータによる駆動信号を生成し、対応する駆動信号を表示パネルに提供する複数のデータドライバを備えるデータライン駆動部と、を備えることを特徴とするディスプレイ装置。 - 特許庁

This telemeter monitoring device is provided with a time pulse receiving means 19 started within a predetermined correction time range of an internal clock means 15 and receiving a time pulse outputted at constant time intervals from a master timepiece 12, and a correcting means 14 correcting the time of the internal clock means 15 by using the time pulse of the master timepiece 12 received by the time pulse receiving means 19.例文帳に追加

予め定めた内部時計手段１５の修正時刻範囲で起動し、親時計装置１２から定時間隔で出力される時計パルスを受信する時計パルス受信手段１９と、前記時計パルス受信手段１９で受信した前記親時計装置１２の時計パルスを用いて、前記内部時計手段１５の時刻を修正する修正手段１４とを具備する。 - 特許庁