「Master clock」に関連した英語例文の一覧と使い方(8ページ目) - Weblio英語例文検索

A master 100 which acquires the right of use of a bus communicates data to at least one slave 101, etc., which synchronizes with a clock signal that is common to all modules 100 to 107.例文帳に追加

スレーブとなるモジュール１０１に対してリードアクセスを行うモジュール（マスタ）１００は、ＢＲＥＱ６１信号によりバス使用権をバスアービタに要求すると共に、ＬＣ信号６３により次のサイクルがマスタが使用する最後のサイクルである旨を伝える。 - 特許庁

The latency control circuit includes a master unit for activating at least one reference signal on the basis of a reference signal and an internal clock signal, and a plurality of slave units for receiving at least one master signal and a plurality of signals, each of the plurality of slave units generating an output signal on the basis of at least one of the plurality of received signals.例文帳に追加

基準信号及び内部クロック信号に基づいて少なくとも一つの基準信号を活性化するマスタユニットと、少なくとも一つのマスタ信号及び複数の信号を受信する複数のスレーブユニットと、を備え、複数のスレーブユニットの各々は、受信された複数の信号のうち少なくとも一つに基づいて出力信号を発生させるレイテンシー制御回路。 - 特許庁

The latency control circuit includes a master unit activating at least one reference signal, based on the reference signal and an internal clock signal, and a plurality of slave units receiving at least one master signal and a plurality of signals, and each of the plurality of slave units generates an output signal, based on at least one among the received plurality of signals.例文帳に追加

基準信号及び内部クロック信号に基づいて少なくとも一つの基準信号を活性化するマスタユニットと、少なくとも一つのマスタ信号及び複数の信号を受信する複数のスレーブユニットと、を備え、複数のスレーブユニットの各々は、受信された複数の信号のうち少なくとも一つに基づいて出力信号を発生させるレイテンシー制御回路。 - 特許庁

If the low level indicating the normal operation is inputted to the TESTMODE terminal of the test circuit 23 the clock supply circuit 50 imparts the high level to the CLK input terminal so as to close the transfer gate of the master part of DFF circuit 31-3n, to inhibit the output signal of the output terminal D0-D31 of the periphery circuit 21 from supplying into the master part.例文帳に追加

テスト回路２３のＴＥＳＴＭＯＤＥ端子に、通常動作時であることを示すローレベルが入力されると、クロック供給回路５０は、ＤＦＦ回路３１〜３ｎのマスタ部のトランスファゲートを閉じるようにハイレベルをＣＬＫ入力端子に与え、周辺回路２１の出力端子Ｄ０〜Ｄ３１の出力信号がマスタ部の内部へ供給されないようにする。 - 特許庁

To make selectable the application, and make issuable a warning by adding error information accumulated every time when time information transmitted by a relay method in a master-and-slave clock system is relayed concerning the time information, and improving the convenience of using the time information.例文帳に追加

親子時計システム内にリレー式に伝達される時刻情報に関してリレーされる毎に累積される誤差情報を時刻情報に付加して、時刻情報を使用する際に利便性を向上させ、使用用途の選択や警告を発することができるようにする。 - 特許庁

This data transfer system is provided with a means for hitting a data signal and a control signal between a master module and a slave module by the same number of times by a Clock signal for relaying data transfer between the modules while maintaining the signal protocol of the data signal and the control signal.例文帳に追加

マスタ・モジュールとスレーブ・モジュール間のデータ信号および制御信号を、それぞれＣｌｏｃｋ信号で同じ回数だけ叩くことにより、データ信号と制御信号の信号プロトコルを維持しながら、前記モジュール間のデータ転送を中継する手段を持つ。 - 特許庁

Each of the slave devices 12 receives the synchronous packet, calculates the difference between a cumulative time stamp value To of the master device 11 and a cumulative time stamp value Ti of the slave device 12 itself, and adjusts the frequency of a variable frequency clock source 20 according to the difference (To-Ti).例文帳に追加

スレーブ装置１２は、上記同期パケットを受信し、マスター装置１１の累計タイムスタンプ値Ｔｏとスレーブ装置１２自身の累計タイムスタンプ値Ｔｉとの差分を算出し、差分（Ｔｏ−Ｔｉ）に応じて、周波数可変クロック源２０の周波数を調整する。 - 特許庁

Through the configuration above, the master device 20 transmits n-sets of synchronization patterns with different phases and the slave device 24 extracts a synchronizing clock from the received synchronization pattern to prevent deviation of timing of the synchronizing signals between the devices due to external noise or the like.例文帳に追加

この構成により、マスタ装置２０から位相の異なるｎ個の同期パターンを送出し、スレーブ装置２４が受信した同期パターンから同期クロックを抽出することにより、外来ノイズ等による装置間同期のタイミングずれを防止することが可能となる。 - 特許庁

The frequency-dividing part 2 is provided with a master/slave type T flip-flop, composed of D latch circuits 21 and 22 to be operated for latching signals impressed on a second input pair (D, D-), while defining an input local signal impressed to a first input pair 7 as the clock input.例文帳に追加

分周部２は、第１入力対７に印加される入力ローカル信号をクロック入力として第２入力対（Ｄ、Ｄ^−）に印加される信号をラッチする動作を行うＤラッチ回路２１，２２により構成したマスタスレーブ形のＴフリップフロップを備える。 - 特許庁

To provide a controlling and monitoring signal remote transmission system that has a master station connected to a controller, and a plurality of slave stations corresponding to a plurality of controlled devices, and that can perform signal transmission utilizing a transmission clock without using a wired common data signal line.例文帳に追加

制御部に接続された親局と、複数の被制御装置に対応する複数の子局とを備え、有線の共通データ信号線を使用することなく伝送クロックを利用した信号伝送を可能とする制御・監視信号リモート伝送システムを提供する。 - 特許庁

A typical file system structure described here is doubly linked to respective memory blocks and include an 'anti-tearing' algorithm for securing consistency of data when a power supply or a master clock is removed from a computer having a limited resource before completing a writing operation.例文帳に追加

ここに記述される典型的なファイルシステム構造はメモリブロックのそれぞれに二重にリンクしていることに加えて、書き込み動作が完了する前に制限されたリソースのコンピュータから電源またはマスタークロックが取り去られた場合にデータの整合性を保証するための『アンチティアリング』アルゴリズムを含む。 - 特許庁

A data reception terminal calculates the difference between the clock of one master server and that of the other slave server based on the time stamp of a packet received from each server, generates a transferring rate change message stored with a calculated value as data for changing a transfer rate and transmits it to the slave server.例文帳に追加

データ受信端末が、１つのマスターサーバのクロックとその他のスレーブサーバのクロック差を各サーバから受信するパケットのタイムスタンプに基づいて算出し、算出値を転送レート変更用データとして格納した転送レート変更メッセージを生成してスレーブサーバに送信する。 - 特許庁

To prevent a large difference in accuracy from being caused in transfer sheet transportation speed driven by clock signals formed by the respective oscillation circuits even in a case where a master CPU on an image forming section side and a slave CPU on a sheet transportation section side are driven by the oscillation circuits with different oscillation accuracies.例文帳に追加

画像形成部側のマスターＣＰＵと紙搬送部側のスレーブＣＰＵを発振精度が異なる発振回路で駆動する場合においても、各発振回路で形成されるクロック信号で駆動される転写紙搬送速度の精度に大きな差異を生じさせない。 - 特許庁

The master wireless base station directly connected with the upper station, when setting a bus with the upper station, receives an instruction from the upper station, excludes the transmission line to be connected with the slave wireless base station from clock selection candidates, and relays a connection between the slave wireless base station and the upper station.例文帳に追加

上位局と直接接続する親の無線基地局は、上位局との間でパスを設定するとき、上位局からの命令を受けて、子の無線基地局に接続する伝送回線をクロック選択候補から除外し、かつ子の無線基地局と上位局の接続を中継する。 - 特許庁

During a mode in which a narrow image is displayed on an effective image area in a wide panel by maintaining roundness, a frequency of each horizontal scanning clocks for the effective image area and a non-effective image area is changed by making a frequency dividing ratio of a master clock CLK different for each area.例文帳に追加

ナロー画像をワイドパネル内の有効映像領域に真円率を維持して表示させるモード時には、有効映像領域用と無効映像領域用の各水平走査クロックＨＣＫを、マスタークロックＣＬＫの分周比を領域別に異なるものとすることで、周波数を切り替える。 - 特許庁

Flip flops (FF) are disposed on a signal path from the circuit unit to the comparison data processing unit and on a signal path from the master data processing unit to the comparator, and both the first and second clock signals are used for the latch clocks of the flip flops in accordance with input signals thereof.例文帳に追加

回路ユニットから比較用のデータ処理ユニットへの信号経路と、マスタのデータ処理ユニットから比較器への信号経路との夫々にラッチ回路（ＦＦ）を配置し、ラッチ回路のラッチクロックにはその入力信号に応じて第１のクロック信号と第２にクロック信号の双方を用いる。 - 特許庁

The slave device is switched to a pause state from an active state when it is detected that no data transmission has been made for a proscribed length of time between the master and the slave, and also the slave device in the pause state returns to the active state from the pause state by receiving at least a system clock signal.例文帳に追加

マスターとスレーブ間で、所定時間以上データ伝送が行われないことを検出して当該スレーブデバイスがアクティブ状態から休止状態に移行するとともに、休止状態にあるスレーブデバイスは、少なくともシステムクロック信号を受けて、休止状態からアクティブ状態に復帰する。 - 特許庁

A node can be selected to act like a node with a specific function such as a clock master node, and in this case, a node having acted like the node with the specific function is eliminated from the group and only one node with the specific function is controlled to be in existence in one group.例文帳に追加

或るノードにおいて自己がクロックマスタノードのような特定機能のノードとなるべきことを選択することができ、その場合、それまで特定機能のノードの役目を果たしていたノードをグループから削除し、該特定機能のノードが１つのグループにつき１つだけ存在しうるように制御する。 - 特許庁

A master apparatus 100 calculates a main clock frequency, generated by a transmission source slave apparatus 200 of a received signal Rx_M, on the basis of the received signal Rx_M received from the slave apparatus 200 and generates a carrier adjustment signal Creg on the basis of the frequency fcs.例文帳に追加

マスタ装置１００は、スレーブ装置２００から受信した受信信号Ｒｘ_Ｍに基づいて、その受信信号Ｒｘ_Ｍの送信元スレーブ装置２００が生成しているメインクロック周波数を算出し、その周波数ｆｃｓに基づいてキャリア調整信号Ｃｒｅｇを生成する。 - 特許庁

A master station output part 135 outputs serial pulse-like voltage signals to a data signal line by setting a power supply voltage Vx in the latter half of one cycle of a clock and setting the voltage level Vx/2 or pseudo ground level '0+' in the first half corresponding to the value of the control signal.例文帳に追加

親局出力部１３５は、クロックの１周期の後半を電源電圧Ｖｘとし、前半を制御信号の値に応じて電圧レベルＶｘ／２又は擬似的なグランドレベル０＋とすることにより、直列のパルス状電圧信号をデータ信号線に出力する。 - 特許庁

The crosstalk prevention circuit includes a third signal line 13 between two signal lines formed almost in parallel to each other, for example, master clock and slave clock lines l1 and l1, the third signal line being grounded when there is no signal applied to at least one of those two signal lines, for example, when a test signal is applied and the signal is applied to the two signal lines.例文帳に追加

クロストーク防止回路は、ほぼ平行して形成されている少なくとも２本の信号線、たとえば、マスタスロック用線とスレーブクロック用線ｌ１，ｌ２の間に、これら２本の信号線の少なくとも一方に印加される信号が存在しないとき、たとえば、テスト用信号が印加され、前記２本の信号線に信号が印加されるとき接地状態になる第３の信号線ｌ３を生成する。 - 特許庁

When the equipment is switched from the standby state to the normal state, the microcomputer power circuit operation mode switching signal XSTBY121 is outputted in the sublock operation state to switch the power source operation circuit mode to a large-current mode, and then the master clock 131 begins to be supplied, so that the normal state is entered.例文帳に追加

また、待機状態から通常状態へ移行する場合は、サブクロック動作状態でマイコン電源回路動作モード切替え信号ＸＳＴＢＹ１２１を出力して電源動作回路モードを大電流モードへ切替え、その後、マスタークロック１３１の供給を開始して通常状態へ移行する。 - 特許庁

A microcomputer as the master device is configured to enable separate setting of high-level duration and low-level duration of a clock pulse to be output, using a program, High-level duration and low-level duration are each set to a minimum value that satisfies the requirements for constituting communication with a communication destination (S140, S150).例文帳に追加

そして、マスタ装置としてのマイコンは、出力するクロックパルスのハイ時間とロー時間とを、プログラムによって別々に設定可能になっており、そのクロックパルスのハイ時間とロー時間との各々を、通信相手との通信が成立するのに必要な条件を満たす最短の時間に設定する（Ｓ１４０，Ｓ１５０）。 - 特許庁

A master station output section 135 selects a latter half of one period of a clock signal to have a level of a power supply voltage Vx and selects a control signal area resulting from time-dividing the first half to have a level Vx/2 or a simulating ground level 0+ so as to provide an output of a serial pulse voltage signal with a control data signal superimposed thereon.例文帳に追加

親局出力部１３５は、クロックの１周期の後半を電源電圧Ｖｘのレベルとし、その前半を時分割した制御信号エリアをレベルＶｘ／２又は擬似的なグランドレベル０＋とすることで、制御データ信号を重畳した直列のパルス状電圧信号を出力する。 - 特許庁

For example, when timing of the clock and the data signal is adjusted in data transmission from the master unit 1 to the slave unit 2, the receiver side slave unit 2 is provided with e.g., a high impedance circuit 260 so as to avoid the data signal from being outputted to a memory for a prescribed time after the end of the timing adjustment.例文帳に追加

例えば、マスター装置１からスレーブ装置２へのデータ伝送において、クロックとデータ信号のタイミング調整を実施した場合、受信側のスレーブ装置２では、タイミング調整完了後の一定時間はメモリにデータ信号を出力しないようにするため、例えばハイインピーダンス回路２６０を備える。 - 特許庁

When the electronic equipment is switched from the normal state to the standby state, a master clock 131 supplied in the normal state is stopped and a microcomputer power circuit operation mode switching signal XSTBY121 is outputted in a subclock operation state to switch the power source operation circuit mode to a small-current mode.例文帳に追加

電子機器の動作状態を通常状態から待機状態へ移行する場合、通常状態で供給されるマスタークロック１３１を停止してから、サブクロック動作状態でマイコン電源回路動作モード切替え信号ＸＳＴＢＹ１２１を出力して電源動作回路モードを小電流モードへ切替える。 - 特許庁

Alternatively, when the communication data log such as the calling information, the internal error information and the patient information transmitted on the corridor lamp line are stored in the memories of the corridor lamps along with communication hours and displayed on the screens of the display parts as necessary, the communication hours are matched with the hour counted by a real time clock of a nurse call master machine 30.例文帳に追加

また、廊下灯ライン上を伝送される呼出情報、内部エラー情報、患者情報等の通信データログを、通信時刻とともに廊下灯のメモリに記憶させ、必要に応じて表示部の画面上に表示させるにあたって、この通信時刻は、ナースコール親機３０のリアルタイムクロックにて計時されている時刻と整合性がとられる。 - 特許庁

A digital amplifier 200 comprises: a voltage value conversion block 220 for converting a digital value of digital pulse width in a digital modulation block 210 to a voltage value; and an integration circuit block 230 for generating a triangular wave from a master clock and modulating the generated triangular wave according to a signal depending on the value of modulation width of digital pulse width modulation.例文帳に追加

デジタルアンプ２００は、デジタル変調ブロック２１０のデジタルパルス幅のデジタル値を電圧値に変換する電圧値変換ブロック２２０と、マスタークロックにより三角波を発生し、かつ、前記発生した三角波を、前記デジタルパルス幅変調の変調幅の値に応じた信号を基に変調する積分回路ブロック２３０とを備える。 - 特許庁

Inverters 1, 2 supply a clock ck to master and slave side transmission gates 4, 8 without using a clocked inverter for data latching, and an NMOS transistor(TR) 5 and a PMOS TR 6 whose drain voltage/source voltage is inversely connected to that of a conventional CMOS circuit latch data when the transmission gates 4, 8 are open.例文帳に追加

データ保持のためのクロックド・インバータを用いずに、インバータ１，２によってマスタ側およびスレーブ側のトランスミッションゲート４，８にクロックｃｋを供給し、トランスミッションゲート４，８がオープンしたときのデータ保持を、通常のＣＭＯＳ回路とはドレイン電圧／ソース電圧が逆に接続されたＮＭＯＳのトランジスタ５とＰＭＯＳのトランジスタ６とで行うようにした。 - 特許庁

To solve the problem that it is necessary to update the number of MAXSTEP indicating a transition timing to the next processing each time the cycle of an output signal is changed for switching processing based on the result of the comparison of the number of steps of a master clock being the reference of a processing operation with the number of the MAXSTEP in a conventional signal processor, and that it is difficult to execute the update processing.例文帳に追加

従来の信号処理装置では処理動作の基準となるマスタークロックのステップ数と、次処理への移行タイミングを表すMAXSTEP数とを比較し、その結果に基づいて処理の切り替えを行うため、出力信号の周期が変わるたびに前記MAXSTEP数の更新が必要であり、更新処理が困難であるといった課題を有する。 - 特許庁

In the interphone control system where an interphone master unit 14 and a slave unit 15 are interconnected by a transmission line, a frequency modulation signal of a voice frequency modulation circuit 5 applying frequency modulation to a voice signal picked up by a microphone is used in common as a clock signal for a microcomputer 7 controlling the interphone control system.例文帳に追加

インターホン親機１４と子機１５を伝送ラインを介して相互に接続されているインターホン制御装置において、マイクに入力される音声信号を周波数変調する音声周波数変調回路５と、前記音声周波数変調回路の周波数変調信号をインターホン制御装置を制御するマイクロコンピュータ７のクロック信号に共用する。 - 特許庁

In an output circuit (6) that converts read parallel data into serial data to output the data, among a plurality of serially connected storage circuits operated in synchronization with clock signals for data conversion, a first storage circuit constitutes a storage stage by one latch (33 and 24, 34 and 24), and other storage circuits constitute storage stages by master and slave latches (30, 31, and 32).例文帳に追加

読み出したデータを並列から直列に変換して出力する出力回路（６）における、データ変換を行なうための夫々クロック信号に同期動作する直列された複数の記憶回路のうち、第１の記憶回路は１個のラッチ（３３と２４、３４と２４）によって記憶段を構成し、その他の記憶回路はマスタラッチとスレーブラッチ（３０，３１，３２）によって記憶段を構成する。 - 特許庁

The flip-flop circuit includes: a clocked amplifier which is a master latch for outputting first and second signals having mutually complementary relationship and third and fourth signals having mutually complementary relationship in accordance with a differential input signal and a differential clock signal; and a symmetric slave latch for outputting two output signals in accordance with the first to fourth signals.例文帳に追加

フリップフロップ回路は、差動入力信号及び差動クロック信号に応じて互いに相補関係にある第１の信号及び第２の信号と互いに相補関係にある第３の信号及び第４の信号とを出力するマスターラッチであるクロックドアンプと、第１乃至第４の信号に応じて２つの出力信号を出力するシンメトリックスレーブラッチとを含むことを特徴とする。 - 特許庁

When pre-charge interrupt is inputted in half way of CAS access, interrupt is not applied to a column selection signal or data of a data bus line locally, but interrupt is applied to a pre-decoder strobe signal by minimizing master clock latch by buffers 10, 20, 40 and a delay time to interrupt internal instruction-enable.例文帳に追加

カス（ＣＡＳ）アクセス途中にプリチャージインタラプトが入力されたとき、これをローカル（ｌｏｃａｌ）にカラム選択信号（ｃｏｌｕｍｎｓｅｌｅｃｔｉｏｎ ｓｉｇｎａｌ）、又はデータバスラインのデータにインタラプトを掛けることではなく、バッファ１０、２０、４０でマスタークロックラッチ（ｍａｓｔｅｒ ｃｌｏｃｋ ｌａｔｃｈ）と、インタラプト内部命令イネーブルまでのディレイ時間を最少化してプリデコーダストローブ信号にインタラプトを掛ける。 - 特許庁

A time information distributor 10 of a master 1 receives a reference time signal that synchronizes with an accurate clock device by an antenna 3, generates a packet of time synchronization which is a time packet describing a transmission completion time of the preceding time packet in an information storage area, and accurately broadcasts the time packet from an antenna 4 for a radio LAN to a slave 2 at a fixed interval (just one second).例文帳に追加

マスタ１の時刻情報配信装置１０は、高精度の時計装置に同期する基準時刻信号をアンテナ３で受信し、時刻同期のパケットであって、１つ前に送出した時刻パケットの送出完了時刻を情報格納域に記載した時刻パケットを生成し、正確に一定間隔（正１秒）で、無線ＬＡＮ用アンテナ４からスレーブ２へブロードキャストする。 - 特許庁

In communicating with a desired slave device, a host device HC makes a master side transmitting/receiving circuit 2 to transmit a serial data signal DATA generated by superimposing data on a clock signal TCLK by a predetermined method to slave side transmitting/receiving circuits SC1 to SCn by continuously transmitting the same data in a predetermined time or more, and transmitting ID for selecting one desired slave device.例文帳に追加

ホスト装置ＨＣが、所望の前記スレーブ装置と通信を行う場合、前記マスター側送受信回路２に対して、所定の方法でクロック信号ＴＣＬＫにデータを重畳させて生成したシリアルデータ信号ＤＡＴＡを各スレーブ側送受信回路ＳＣ１〜ＳＣｎに送信させる際、所定の時間以上同じデータを連続して送信させた後、所望の１つのスレーブ装置を選択するためのＩＤを送信させるようにした。 - 特許庁