「Master clock」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

By this, an interrupt outputting part 40 holds the clock permission signal CKE in synchronization with the internal clock CLK and outputs the clock permission signal CKE, as an interrupt request signal IRQ, to the master block 1.例文帳に追加

これにより、割込出力部４０は、内部クロックＣＬＫに同期してクロック許可信号ＣＫＥを保持し、割込要求信号ＩＲＱとしてマスターブロック１に出力する。 - 特許庁

For instance, a 1st clock is an STC and has a frequency f1 of 27 MHz and a 2nd clock is an audio master clock and has a frequency f2 of 12.288 MHz.例文帳に追加

例えば、第１のクロックがＳＴＣであり、その周波数ｆ１が２７ＭＨｚであり、第２のクロックがオーディオマスタクロックであり、その周波数ｆ２が１２．２８８ＭＨｚであるとする。 - 特許庁

In the clock distribution system 100, a loop is formed, wherein an optical clock signal for clock distribution circulates between a master station 1 and a slave station 2 through optical fibers 3A and 3B.例文帳に追加

クロック分配システム１００では、光ファイバ３Ａ，３Ｂを介してマスタ局１とスレーブ局２との間をクロック分配用の光クロック信号が周回するループが形成される。 - 特許庁

A master clock generator 8 generates a clock signal, having a period shorter than a H or L level interval, if reception data are received normally.例文帳に追加

受信データが正規に受信されたときのＨまたはＬレベル区間よりも短い周期のクロック信号をマスタクロック発生器８が発生する。 - 特許庁

The clock signal generation part 10 generates the local clock signal Sfa while changing the operation frequency fa according to an instruction from the master circuit 22.例文帳に追加

クロック信号生成部１０は、マスター回路２２からの指示に応じて動作周波数ｆａを変えてローカルクロック信号Ｓｆａを生成する。 - 特許庁

In addition, resistors are utilized to provide fixed impedances to compensate for device mismatches between components in the master clock circuit and the slave clock circuit.例文帳に追加

更に、抵抗を利用してマスタークロック回路とスレーブクロック回路の構成要素間のデバイス不整合を補正する固定インピーダンスを供給する。 - 特許庁

A frequency setting circuit 3 sets the frequency of clock signal of a master bus clock line to the operating frequency of a slave device to be controlled.例文帳に追加

周波数設定回路３は、マスタバスクロックラインのクロック信号の周波数を制御対象のスレーブデバイスの動作周波数に設定する。 - 特許庁

This enables the synchronization algorithm to compensate for the error of the previous stage, effectively locking each clock regenerator stage to a grand master clock directly.例文帳に追加

これにより、同期アルゴリズムは前のステージの誤差を補償して、各クロック再生器ステージを直接グランドマスタクロックに有効にロックすることができる。 - 特許庁

This serial bus system including a data bus connecting a master device and a slave device together and a shared clock system constructed for feeding a shared clock signal to the master device and the slave device is used for data communication between the devices according to a master-slave protocol.例文帳に追加

マスタ装置とスレーブ装置を接続するデータバスと、共有クロック信号をマスタ装置及びスレーブ装置に供給するように構成された共有クロックシステムとを含む、装置間でマスタースレーブプロトコルに従ってデータ通信するためのシリアルバスシステム。 - 特許庁

In response to this request, a mobile station in a slave mode which satisfies the conditions of clock master switching response transmission e.g. has the maximum performance as clock master responds (S56, S57).例文帳に追加

この切替要求に対して、例えばクロックマスタとしての能力が最大である等のクロックマスタ切替応答送信の条件を満たしたスレーブモードの移動局が応答を行う（Ｓ５６、Ｓ５７）。 - 特許庁

The transfer clock is transmitted from the master device and transmitted to each slave device, and the serial data signal transmits and receives data from bit serial synchronously with the transfer clock between the master device and each slave device.例文帳に追加

転送クロックはマスタデバイスから送出され各スレーブデバイスに送出され、シリアルデータ信号はマスタデバイスと各スレーブデバイスとの間で転送クロックに同期してビットシリアルにデータを送受信する。 - 特許庁

IN scan test mode, inspection data received by the inspection input terminal TI are held synchronously with a clock of master clock terminal MSK and are outputted from the output terminal Q synchronous with a clock of a slave clock input terminal SCK.例文帳に追加

スキャンテストモードにおいては、検査入力端子ＴＩに受けた検査データがマスタークロック端子ＭＳＫのクロックに同期して保持され、スレーブクロック入力端子ＳＣＫのクロックに同期して出力端子Ｑから出力される。 - 特許庁

Communication is performed by means of a virtual frequency hopping channel whose hopping sequence is determined according to a function of the master address, and whose phase is to a function of the master clock.例文帳に追加

通信は仮想周波数ホッピングチャネルによって行われ、ホッピングシーケンスはマスターアドレスに応じて決定され、位相はマスタークロックに応じて決定される。 - 特許庁

A fault detecting section 31 detects a fault state of timing master clock from a timing master, and notifies a timing source control section 41 of the detection information.例文帳に追加

障害検出部３１は、タイミングマスタからのタイミングマスタクロックの障害状況を検出し、その検出情報をタイミングソース制御部４１に通知する。 - 特許庁

Thus, jitter caused by a little deviation between the sampling clock SL and the master clockΦp is removed.例文帳に追加

これにより、サンプリング信号ＳＬとマスタークロックΦｐの僅かなずれによって生じるジッタを除去する。 - 特許庁

The voice conference device 101A which is a master unit continuously performs broadcast transmission of a reference clock signal.例文帳に追加

マスタ装置である音声会議装置１０１Ａは、基準クロック信号を継続的にブロードキャスト送信する。 - 特許庁

A bus master 111 synchronizes and transmits a reference clock signal and a synchronization signal showing a prescribed pattern.例文帳に追加

バスマスタ１１１は、所定のパターンを示す同期信号と基準クロック信号とを同期して送信する。 - 特許庁

To perform serial data transmission from a slave device to a master device even without synchronization with a clock signal.例文帳に追加

クロック信号との同期を取らなくてもスレーブ装置からマスター装置へのシリアルデータ送信を可能とする。 - 特許庁

The output of the hysteretic comparator generates a master clock signal that is sequentially coupled to PWM latches.例文帳に追加

ヒステリシス比較器の出力は、ＰＷＭラッチに逐次結合されるマスタークロック信号を発生する。 - 特許庁

To provide a system architecture and a method for synchronizing the slave clock of one or more resources with the master clock of a controller in a document processing system.例文帳に追加

文書処理システムにおいて、１つ以上のリソースのスレーブクロックをコントローラのマスタクロックと同期させるシステムアーキテクチャおよび同期方法を提供する。 - 特許庁

A sampling circuit 16 samples an input data signal 12 with a poly-phase clock signal 18 and a shift register circuit 26 shifts up outputs Q1-Qn on the basis of a master clock 24.例文帳に追加

サンプリング回路16は、多相クロック信号18で入力データ信号12をサンプリングし、出力Q1〜Qnは、マスタクロック24でシフトレジスタ回路26内を歩進する。 - 特許庁

A master apparatus 3 generates a clock signal and periodically distributes the clock signal as time stamp information to IP phone terminals 2-1 to 2-n on a LAN 1.例文帳に追加

主装置３において、生成したクロック信号をタイムスタンプ情報として定期的にＬＡＮ１上の各ＩＰ電話端末２−１〜２−ｎに配信する。 - 特許庁

The slave station device 8 calculates a data residence average time t5 on the basis of a slave station receiving time TK4, calculates a deviation Δt between the master station master clock 2 and a slave station internal clock 12, and modifies the internal clock 12 to synchronize the times if the deviation exceeds a prescribed value.例文帳に追加

子局装置８は、子局受信時刻ＴＫ４により、データ滞留平均時間ｔ５を算出し、親局マスタ時計２と子局装置内部時計１２との偏差Δｔを算出し、所定値を越えたら、内部時計１２を修正し、時刻を同期させる。 - 特許庁

A clock adjusting circuit 7 adjusts a ratio between a high state and a low state of an input clock signal CLK to narrow a data hold time zone of one master latch 1, and outputs the ratio between a high state and a low state of an input clock signal CLK while narrowing the high state (a data hold time of the master latch 1) as far as possible.例文帳に追加

クロック調整回路７は、入力クロック信号ＣＬＫのハイ状態とロウ状態の比率を、１つのマスタラッチ１のデータ保持時間帯を狭めるように調整し、ハイ状態（マスタラッチ１のデータ保持時間）を可及的に狭めて出力する。 - 特許庁

A PLL section 22 of a slave wireless communication terminal 2 recovers a clock with the same frequency as that of a transmission clock 11 from a master wireless communication terminal 1 and transmits transmission data to the master wireless communication terminal 1, synchronously with a clock recovered by the PLL section 22.例文帳に追加

スレーブ無線通信端末２では、ＰＬＬ部２２によりマスタ無線通信端末１の送信クロック１１と同一周波数のクロックを再生し、送信データをＰＬＬ部２２により再生されたクロックに同期させてマスタ無線通信端末１に送信する。 - 特許庁

A master LSI 10 and a slave LSI 120 generate operation clocks synchronized with the same synchronization clock, the operation clocks are counted by operation counters 15, 25, to generate respectively the first word clock and the second word clock.例文帳に追加

マスタＬＳＩ１０とスレーブＬＳＩ２０は、同じ同期クロックに同期した動作クロックを生成し、その動作クロックを動作カウンタ１５，２５でカウントして第１ワードクロックと第２ワードクロックをそれぞれ生成する。 - 特許庁

The legacy IP converter 12-2 set as the first clock slave performs clock synchronization by controlling a clock frequency of a variable clock unit so that a receiving buffer amount stored in a receiving buffer of a one specified channel of the legacy IP converter 12-1 set as a clock master becomes stable at a center value.例文帳に追加

第１クロックスレーブを設定したレガシーＩＰ変換器１２−２は、クロックマスタを設定したレガシーＩＰ変換器１２−１の特定１チャネルの受信バッファに蓄積された受信バッファ量をセンタ値に安定するように可変クロック部のクロック周波数を制御してクロック同期する。 - 特許庁

The master device 10 includes an inner clock generating circuit 11 generating a master side clock signal CLKM, input circuits 121 to 12m sampling the transmission data signal in response to it and a phase comparing circuit generating a phase adjustment instructing signal SADJOUT based on a timing reference signal and the master side clock signal, and the phase adjusting circuit adjusts the phase of the slave side clock signal CLKSOUT corresponding to the phase adjustment instructing signal.例文帳に追加

マスタデバイス１０は、マスタ側クロック信号ＣＬＫ_Ｍを生成する内部クロック発生回路１１と、それに応答して伝送データ信号をサンプリングする入力回路１２_１〜１２_ｍと、タイミング基準信号とマスタ側クロック信号とに基づいて位相調整指示信号Ｓ_ＡＤＪ^ＯＵ^Ｔを生成してスレーブ側クロック信号ＣＬＫ_Ｓ^ＯＵＴの位相を調整する。 - 特許庁

This system 10 includes a trackable time generating mechanism which generates a trackable time value and a master node having a master clock which synchronizes a master time value with the trackable time and distributes a master time value to slave blocks through the communication link 12.例文帳に追加

該システムは、追跡可能な時刻値を生成する追跡可能時刻発生機構、および、追跡可能時刻値にマスター時刻値を同期させ、通信リンクを経由してマスター時刻値をスレーブ・クロックに分配するマスター・クロックを有するマスター・ノードを含む。 - 特許庁

An SOC 110 outputs a master clock (MCKb) to a TG 310 of a carriage 300 through an FFC 200.例文帳に追加

ＳＯＣ１１０は、マスタークロック（ＭＣＫｂ）を、ＦＦＣ２００を介してキャリッジ３００のＴＧ３１０に出力する。 - 特許庁

Thus, it is possible to transfer a plurality of media from a plurality of servers synchronizing with the clock of the master server.例文帳に追加

本構成により、マスターサーバのクロックに同期した複数サーバからの複数のメディア転送が可能となる。 - 特許庁

Consequently, the serial data transmission to the master device can be performed without being synchronized with a clock signal CLK.例文帳に追加

これにより、クロック信号ＣＬＫとの同期を取らなくても、マスター装置へのシリアルデータ送信が可能となる。 - 特許庁

Even in the case of sleep during a standby state in a PDC or the like, the system master clock in the sleep state can accurately be maintained.例文帳に追加

ＰＤＣ等における待ち受け中のスリープ時にも、スリープ時システムマスタークロックを正確に保持できる。 - 特許庁

The device (DA1) aids a clock synchronization device (DS1) by means of a master station (SM) in a wireless network when implementing a time synchronization procedure.例文帳に追加

装置(DA1)は時間同期手順の実行時に無線ネットワークのマスター局(SM)でクロック同期装置(DS1)を支援する。 - 特許庁

The flip-flop circuit 300 is provided with a master latch circuit 310 which latches input data according to the clock signal.例文帳に追加

フリップフロップ回路３００は、クロック信号に応じて、入力データをラッチするマスターラッチ回路３１０を備える。 - 特許庁

The generation of the error in the master clock is prevented, and accordingly the mark is accurately recorded to the mark-insertion position.例文帳に追加

マスタークロックの誤差が防止されることで上記マーク挿入位置に正しくマークを記録することができる。 - 特許庁

To provide a master clock input circuit excellent in amplifying characteristics in which any generation noise in switching a mode is small.例文帳に追加

増幅特性に優れ且つモード切り換え時の発生ノイズが小さいマスタクロック入力回路を提供する。 - 特許庁

A phase comparator 12a of the master station 10A compares the slave clock (b) in which the phase variation of Δf has occurred, with the reference clock (a) generated by the master oscillator 11a of the master station itself, creates phase variation information (a) based on a result of the comparison and transmits the created information to the slave station B.例文帳に追加

主局１０Ａの位相比較器１２ａは、Δｆの位相変動が生じた従属クロックｂと自局の主発振器１１ａが生成した基準クロックａとを比較し、その比較結果を基に位相変動情報ａを作成し、それを従属局Ｂに送信する。 - 特許庁

Therefore, by sequentially shifting rise timing of the test clock signal TCK output from such a measuring instrument as logic tester or the like to count status of the master clock signal MCK in that rise timing, jitter of this master clock signal MCK can correctly be measured.例文帳に追加

従って、ロジックテスタ等の測定器から出力するテストクロック信号ＴＣＫの立ち上がりのタイミングを順次ずらして、その立ち上がりのタイミングにおけるマスタクロック信号ＭＣＫの状態をカウントすることにより、このマスタクロック信号ＭＣＫのジッタを正確に測定することができる - 特許庁

When a receiving buffer amount reaches a center value, a clock master synchronous control unit of a legacy IP converter 12-1 set as a clock master sets a variable clock unit at a fixed center frequency and actuates it to generate synchronous communication data from data stored in a receiving buffer, and transmits them to a legacy device 10-1.例文帳に追加

クロックマスタに設定されたレガシーＩＰ変換器１２−１のクロックマスタ同期制御部は、受信バッファ量がセンタ値に達した際に、可変クロック部を中心周波数に固定して起動させ、受信バッファの蓄積データから同期通信データを生成してレガシー機器１０−１に送信する。 - 特許庁

A master transmission device which is one of the plurality of transmission devices has a first calculation part for calculating a first differential value indicating a differential value between a common clock supplied from a controller to the plurality of transmission devices and a master clock which is a clock used in the present device.例文帳に追加

複数の伝送装置のうちの一つであるマスタ伝送装置は、制御装置から複数の伝送装置に供給される共通のクロックである共通クロックと自装置で用いるクロックであるマスタクロックとの差分値を示す第一の差分値を算出する第一の算出部を備える。 - 特許庁

In a clock-synchronous communication system, a clock pulse being a communication clock is output from a master device to a slave device so as to synchronize the master device and slave device, the data transmitting side transmits a data signal to a data signal line with one edge timing of the clock pulse, and the data receiving side receives the data signal from the data line with the other edge timing of the clock pulse.例文帳に追加

クロック同期式通信システムでは、マスタ装置からスレーブ装置へ同期用の通信クロックであるクロックパルスが出力されると共に、データを送信する側は、クロックパルスの一方のエッジタイミングで、データ信号線へデータ信号を送出する動作を行い、データを受信する側は、クロックパルスの他方のエッジタイミングで、データ信号線からデータ信号を受信する動作を行う。 - 特許庁

The aid device (DA1) includes detection means (MD1) and triggers sampling of a master clock value when a frame pulse received from the network is detected in a physical layer of the master station.例文帳に追加

この支援装置(DA1)は検出手段(MD1)を有し、ネットワークから受信したフレームパルスをマスター局の物理レイヤで検出した際、マスタークロックの値のサンプリングをトリガする。 - 特許庁

To adjust the MASTER/SLAVE relation of PHY to the master-servant relation of clock distribution only in a synchronous Ethernet network with 1000BASE-T, without generating link disconnection more than necessary.例文帳に追加

１０００ＢＡＳＥ−Ｔおいて、同期イーサネット網にある時だけ、ＰＨＹのＭＡＳＴＥＲ／ＳＬＡＶＥ関係をクロック配信の主従関係に合わせること。 - 特許庁

A switching matrix 130 selectively sends one of the IF signals as a master clock and selectively sends another one of them as a sub clock.例文帳に追加

スイッチングマトリクス１３０は、前記中間周波数信号のうちの１つを主クロックとして選択して送出すると共に、別の１つを副クロックとして選択して送出する。 - 特許庁