「Master clock」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

When a real time message of MIDI signal is received, an electronic musical instrument or the like to which the real time message is first sent is set at a master musical instrument and another electronic musical instrument or the like is set as a slave musical instrument and the timing clock of MIDI signal sent from the master musical instrument is sent to the slave musical instrument.例文帳に追加

ＭＩＤＩ信号のリアルタイム・メッセージを受信したときに、最初にリアルタイム・メッセージを送信してきた電子楽器等をマスター楽器に、他の電子楽器等をスレーブ楽器に設定し、マスター楽器から送信されてくるＭＩＤＩ信号のタイミング・クロックをスレーブ楽器に送信する。 - 特許庁

To provide a serial data communication method by which transmission efficiency is enhanced in spite of an inexpensive system by feeding a clock signal from a master part so as to receive data by a synchronous communication system in the case that data feeding from slave parts are started asynchronously with the master part operation.例文帳に追加

スレーブ部からのデータの開始が、マスター部の動作とは非同期で始まるシステムにおいて、クロック信号をマスター部側から供給することで同期式通信によりデータを受信することにより、伝送効率を上げて安価なシステム構築を可能とする、シリアルデータ通信方法を提供する。 - 特許庁

The audio reproduction circuit 40 comprises a PLL (Phase Locked Loop) circuit 44 for generating an audio master clock MCK by multiplying and frequency dividing the VCK, a circuit 42 for counting the number of MCK in one frame, and a period regulation circuit 41 for generating an audio bit clock BCK from a predetermined number of MCK.例文帳に追加

このオーディオ再生回路４０は、ＶＣＫを逓倍し、分周してオーディオ・マスタ・クロックＭＣＫを生成するＰＬＬ回路４４と、１フレームにおけるＭＣＫ数をカウントするカウント回路４２と、所定数のＭＣＫからオーディオ・ビット・クロックＢＣＫを生成する周期調整回路４１とを有する。 - 特許庁

The master clock signal MCK is given to a first input side of an AND 32, and gate control is conducted by an enable signal EN given to a second input side of the AND 32.例文帳に追加

マスタクロック信号ＭＣＫは、ＡＮＤ３２の第１の入力側に与えられ、このＡＮＤ３２の第２の入力側に与えられるイネーブル信号ＥＮによってゲート制御されるようになっている。 - 特許庁

To solve a problem that if a timing generator circuit is formed on an insulating substrate with a TFT of which the element characteristic fluctuates considerably and the threshold Vth is high, it is difficult to operate a counter if the frequency of a master clock is high.例文帳に追加

絶縁基板上に素子特性のばらつきが大きく、閾値Ｖｔｈが高いＴＦＴでタイミング発生回路を形成した場合、マスタークロックの周波数が早いとカウンタの動作が厳しくなる。 - 特許庁

Also, the slave transmission device includes a control part for controlling a voltage controlled oscillator which generates the slave clock so that the second differential value coincides with the first differential value notified by the master transmission device.例文帳に追加

また、スレーブ伝送装置は、マスタ伝送装置により通知された第一の差分値に第二の差分値が一致するように、スレーブクロックを生成する電圧制御発振器を制御する制御部を備える。 - 特許庁

The buffer temporarily stores received packets, that are transmitted from the master node, monitors and outputs a buffer accumulation amount and outputs data using a reproduction clock frequency of the slave node.例文帳に追加

バッファは、マスターノードから送信されるパケットである受信パケットを一時的に保存する共にバッファ蓄積量を観測して出力し、スレーブノードの再生クロック周波数を用いてデータを読み出す。 - 特許庁

After ESMC is received, PHY is set so as to match the master-servant relation of clock distribution.例文帳に追加

装置の起動時に１０００ＢＡＳＥ−ＴポートのＰＨＹをｍｕｌｔｉｐｏｒｔ ｄｅｖｉｃｅに設定し、ＥＳＭＣを受信してからクロック配信の主従関係に合う様にＰＨＹに設定を行なう。 - 特許庁

To improve clock accuracy of a station (slave station) being subordinate to a master station and to relax a limitation in the number of links for the slave station in a digital network of network synchronism due to a slave synchronization system.例文帳に追加

従属同期方式による網同期のディジタルネットワークにおいて、主局に従属する局（従属局）のクロック精度を向上させると共に、該従属局のリンク数の制限を緩和することである。 - 特許庁

The clock terminals of the flip-flops of the slave mode register group 4 are connected to the Q terminal of the mode setting register 2 and D terminals are connected to the Q terminals of the respective flip-flops of the master mode register group 3.例文帳に追加

スレーブモードレジスタ群４の各フリップフロップのクロック端子はモード設定レジスタ２のＱ端子に接続され、Ｄ端子はマスタモードレジスタ群３の各フリップフロップのＱ端子に接続されている。 - 特許庁

Respective PWM latches have a first state, initiated by a selected master clock signal and terminated by an associated phase voltage comparator that monitors the respective phase node voltages.例文帳に追加

それぞれのＰＷＭラッチは、選択マスタークロック信号によって開始され、それぞれの位相ノード電圧をモニターする連携した位相電圧比較器によって終了される第１の状態を有する。 - 特許庁

Each DC-AC switch receives an input DC voltage, and toggles at the voltage, based on the input DC voltage at a rate based on the master clock signal at its output when an operation is allowed.例文帳に追加

各ＤＣ‐ＡＣスイッチは入力ＤＣ電圧を受信し、動作許可になるとき、動作してその出力をマスタークロック信号 に基づくレートで、かつ、入力ＤＣ電圧に基づく電圧でトグルする。 - 特許庁

Each of nodes 12-24 (playing units) connected to a LAN network is provided with a storage section that stores synchronization capability information, Fs (sampling clock frequency) management capability information, and common master information or the like.例文帳に追加

ＬＡＮネットワークに接続される１２〜２４等の各ノード（演奏用機器）には、同期能力情報、Ｆｓ（サンプリングクロック周波数）管理能力情報、共通マスタ情報等を記憶する記憶部を設ける。 - 特許庁

When initial state is default and a reference clock signal REFn is a reference clock, a synchronization master control part 11 selects the reference clock signal REFn as the output control of a selection signal SELn from an REF selection circuit (n) 12 and selects an output signal n1 from a synchronization circuit (A) 14 as the output control of a selection signal SELe from an REF selection circuit (e) 13.例文帳に追加

初期状態がデフォルトで基準クロック信号ＲＥＦｎをリファレンスクロックとする場合、同期マスタ制御部１１はＲＥＦ選択回路（ｎ）１２の選択信号ＳＥＬｎの出力制御として基準クロック信号ＲＥＦｎを選択し、ＲＥＦ選択回路（ｅ）１３の選択信号ＳＥＬｅの出力制御として同期回路（Ａ）１４の出力信号ｎ１を選択する。 - 特許庁

When the amount of the reception data in the reception buffer 102 is more than a prescribed amount, a PLL circuit configured by a voltage-controlled oscillator 110 or the like restores an audio clock signal on the basis of a master clock signal or the like received via a transmission line 910 and a reception read control circuit 103 reads data from the reception buffer 102 synchronously with the restored clock signal.例文帳に追加

受信バッファ１０２の受信データが所定量より多い場合は、伝送路９１０を介して入力されたマスタークロック信号等に基づいて、電圧制御発振器１１０等により構成されたＰＬＬ回路がオーディオクロック信号を復元し、受信リード制御回路１０３は復元されたクロック信号に同期して、受信バッファ１０２からデータを読み出す。 - 特許庁

A method includes the steps of: (A) generating a master domain having a master domain source; (B) adding a member until reaching fan-out; (C) ranking up a member to a tandem source; (D) adding a further member until reaching fan-out; (E) and clock-operating the further member from the tandem source.例文帳に追加

本発明の方法は、（Ａ）マスタ・ドメインソースを有するマスタ・ドメインを生成するステップと、（Ｂ）ファンアウトに到達するまで、メンバを追加するステップと、（Ｃ）メンバをタンデム・ソースに昇格させるステップと、（Ｄ）ファンアウトに到達するまで、更なるメンバを追加するステップと、（Ｅ）前記の更なるメンバを、前記タンデム・ソースからクロック動作させるステップと、を有する。 - 特許庁

The synchronizing circuit is a differential flip flop circuit, and provided with a master latch, a slave latch, a comparative circuit 1 for comparing an input signal with an output signal, and a timing control circuit 2 for controlling an inside clock signal generated from an outside clock signal on the basis of the output signal from the comparative circuit 1.例文帳に追加

本発明の同期回路は、差動型フリップ・フロップ回路であり、マスター・ラッチと、スレーブ・ラッチと、入力信号と出力信号を比較する比較回路１と、外部クロック信号から生成する内部クロック信号を比較回路１からの出力信号に基づいて制御するタイミング制御回路２とを備えている。 - 特許庁

In this communication system, a synchronization master unit 12 generates a synchronous control frame at t1 timing, stands by for a time A1, starts transmission of the synchronous control frame at t2 timing when the value of a clock counter register becomes "0", and resets the clock counter register at t3 timing when the transmission of the synchronous control frame has been completed.例文帳に追加

同期マスタ装置１２は、ｔ１のタイミングにおいて、同期制御フレームを生成し、時間Ａ１の間待機し、クロックカウンタレジスタの値が「０」になったｔ２のタイミングにおいて、同期制御フレームを送信開始し、同期制御フレームの送信が完了したｔ３のタイミングにおいて、クロックカウンタレジスタをリセットする。 - 特許庁

In the master CPU and the slave CPU that are cascadingly connected to each other, in order to calculate a clock frequency (or period) of the oscillation circuit on the target CPU side, a predetermined time transmitted from the other CPU connected to the target CPU is counted by the clock signal of the target CPU.例文帳に追加

カスケード接続されるマスターＣＰＵおよびスレーブＣＰＵにおいて、対象とするＣＰＵ側の発振回路のクロック周波数（又は周期）の算出において、対象ＣＰＵに接続された他のＣＰＵから送られた予め決められた所定時間を、その対象ＣＰＵのクロック信号でカウントする。 - 特許庁

In a terminal station device 10, a multiple clock of a frequency higher than a master clock of a reference time of a whole subscriber device is generated and a phase difference from an expected phase corresponding to the number of multiple clocks is detected as phase difference information for every TDMA burst frame in an upstream direction from each terminal device 12.例文帳に追加

端局装置で、加入者装置全体の基準タイミングとなるマスタクロックより周波数の高い逓倍クロックを生成し、各終端装置からの上り方向のＴＤＭＡバーストフレームごとに、逓倍クロックのクロック数分に対応する期待位相からの位相差を位相差情報として検出する。 - 特許庁

Information data read from a master optical disk 300 by the read drive 100 of an EFM signal transmitter 100 are modulated into an EFM data stream by a CPU 120, and outputted as an EFM signal according to a channel clock supplied from an EFM output circuit 130 by a channel clock generating means 140.例文帳に追加

ＥＦＭ信号送出装置１００の読み取りドライブ１１０がマスターの光ディスク３００から読み取った情報データは、ＣＰＵ１２０でＥＦＭデータストリームに変調され、ＥＦＭ出力回路１３０からチャンネルクロック生成手段１４０が供給するチャンネルクロックに従ったＥＦＭ信号として出力される。 - 特許庁

The differential D-flip-flop is implemented following a master/slave configuration and responds to the true and complement forms of an input clock signal, an input reset input, and input data signal, and also provides true and complement forms of an output signal.例文帳に追加

差動Dフリップフロップは、マスタ・スレーブ構成に従って実現され、正負形式の入力クロック信号、入力リセット入力、及び入力データ信号に応答すると共に、正負形式の出力信号を提供する。 - 特許庁

The power/clock control bridge is provided with a register group for storing an address, write data, access attributes, read data, master ID and process ID included in an access request signal from the CPU to the IP.例文帳に追加

電力・クロック制御ブリッジは、ＣＰＵからＩＰへのアクセス要求信号に含まれるアドレス、ライトデータ、アクセス属性、リードデータ、マスタＩＤ及びプロセスＩＤからなるアクセスの特徴を保持するレジスタ群を備える。 - 特許庁

Afterwards, the personal computer 30 distributes the system time clocked by the system clock 40 through a master programmable controller 10 and a network 15 to programmable controllers 11, 12, and 13 for the control of producing facilities 21, 22, and 23.例文帳に追加

その後、パーソナルコンピュータ３０は、システムクロック４０が計時するシステム時間を、マスタプログラマブルコントローラ１０およびネットワーク１５を介して、生産設備２１，２２，２３の制御のためのプログラマブルコントローラ１１，１２，１３に配信する。 - 特許庁

To ensure excellent speech voice quality by suppressing subtle mismatching of a frequency of a master clock given to a voice CODEC in transmitting/receiving a digital voice signal between transmitter-receivers with an established speech.例文帳に追加

通話が成立されている機器の間においてデジタル音声信号の送受信を行うにあたり、音声コーデックに与えるマスタクロックの微妙な周波数の不整合を抑えて良好な通話音質を確保する。 - 特許庁

A selection signal generator 114 switches the reset signals R1, r2 and R3 based on comparison results of the comparator 108 and 109 and switches the master/slave of the clock generation systems 100 and 200 whenever necessary.例文帳に追加

選択信号生成器１１４は、位相比較器１０８，１０９の比較結果に基づきリセット信号Ｒ１，ｒ２，Ｒ３を切り替え、必要に応じてクロック生成系１００，２００のマスタ／スレーブを切り替える。 - 特許庁

A Genlock device includes a means (31) for inputting an external reference signal, means (32, 33, 34, 36, 39, 40, 41, 42, 44) for generating a master reference clock signal having a phase synchronized with the external reference signal, and a means (37) for storing a state of Genlock.例文帳に追加

ゲンロック装置は、外部の基準信号を入力する手段(31)と、外部の基準信号に位相同期するマスター基準クロック信号を生成する手段(32,33,34,36,39,40,41,42,44)と、ゲンロックの状態を記憶する手段(37)と、を備える。 - 特許庁

To provide a PLL circuit which is used for both a master station and slave stations, connected in loops and capable of accurately extracting a receiving/reproducing clock in a short time and markedly shortening a time necessary for stabilization.例文帳に追加

ループ状に接続された親局と子局のＰＬＬ回路に係わり、受信再生クロックを精度よく、且つ短時間で抽出し、ループの安定に必要な時間を大幅に短縮したＰＬＬ回路を提供すること。 - 特許庁

A master unit 1 includes a clock section 17 which can set the date and time, and a section 13 for setting a class of a telephone line to be connected by automatic identification or operation at an operation display section 12.例文帳に追加

親機１は、日時設定可能な時計部１７を備え、また、自動識別又は操作・表示部１２の操作により、接続する電話回線の種別を設定する回線種別設定部１３を備えている。 - 特許庁

To enable distribution of loads on all mobile stations performing communications by switching a mobile station (clock master) emitting a radio wave for synchronization at a prescribed timing in performing communications between mobile stations.例文帳に追加

移動局間通信を行う場合に、同期用電波を発射する移動局（クロックマスタ）を所定のタイミングで切り替えることにより、通信を行う全移動局にかかる負荷を分散させることを可能とする。 - 特許庁

To provide a method for manufacturing a mold structure, and so on by which a signal output equivalent to a corner section is ensured without adversely affecting a master clock by changing the shape of a pattern angle even when resist resolution is insufficient.例文帳に追加

レジスト分解能が十分でない場合でも、パターン角の形状を変化させることで、マスタークロックには影響を与えず、角部に相当する信号出力を確保することができるモールド構造体の製造方法等の提供。 - 特許庁

A TG2' (signal generation unit) controls to make a phase of a sample hold signal (SPL) that is a signal determining an effect timing of a sample hold the same as a phase of a master clock (mclk) that is a signal determining an output timing of digital image data.例文帳に追加

ＴＧ２′（信号生成手段）は、サンプルホールドの実効タイミングを決定する信号であるサンプルホールド信号（ＳＰＬ）と、デジタル画像データの出力タイミングを決定する信号であるマスタクロック（ｍｃｌｋ）とを同位相に制御する。 - 特許庁

Each of differential information items obtained for synchronization to a plurality of PCRs is switched in a fixed cycle and supplied to a set of VCXOs, master clocks are generated in a time division manner, and a PLL for reproducing each STC clock is functioned.例文帳に追加

複数ＰＣＲに同期させるために得られた各差分情報を一定周期で切り替えて、一組のＶＣＸＯに供給し、時分割にマスタクロックを生成し、各ＳＴＣクロックを再生するＰＬＬを機能させる。 - 特許庁

The differential D-flip-flop is implemented following a master/slave configuration and responds to the true and complement forms of an input clock signal, an input reset input, and input data signal, and also provides true and complement forms of an output signal.例文帳に追加

差動Dフリップフロップは、マスタ・スレーブ構成に従って実現され、真及び補数形式の入力クロック信号、入力リセット入力、及び入力データ信号に応答すると共に、真及び補数形式の出力信号を提供する。 - 特許庁

By this, the reproduction signal is free from the influence of the irradiation of the laser beam with the recording power at the mark-insertion part, and an error is not generated in a master clock generated in accordance with a reproduction signal.例文帳に追加

これにより、マーク挿入部分での上記記録パワーのレーザ照射が再生信号に影響を与えないようにすることができ、再生信号に応じて生成されるマスタークロックに誤差を生じさせないようにすることができる。 - 特許庁

By detecting a frequency signal superimposed on the serial pulse-like voltage signals for each cycle of the clock, a master station input part 139 extracts serial supervisory signals and converts them to parallel supervisory signals.例文帳に追加

親局入力部１３９は、クロックの１周期毎に直列のパルス状電圧信号に重畳された周波数信号を検出することにより、直列の監視信号を抽出して、これを並列の監視信号に変換する。 - 特許庁

To provide a method for transmission of a master clock signal generated by a center 1 of a two-way point-to-multipoint network to a plurality of transmitter-receiver sets 3 in a time stamp form of an MPEG-2 data format via an outgoing channel of the network.例文帳に追加

双方向ポイントツーマルチポイントネットワークのセンタ１で生成されたマスタクロック信号を、ＭＰＥＧ−２データフォーマットのタイムスタンプ形式で、ネットワークの下りチャンネルを介して、複数の送受信機器３に送信する方法を提供すること。 - 特許庁

On an SDA line, the master transfer sequencer circuit 48 implements the sending of a start condition, the sending via a serial control circuit 43 of data stored in a nonvolatile memory 44, and the sending of a stop condition, all in synchronization with the basic clock.例文帳に追加

マスタ・転送シーケンサ回路４８はスタートコンディションの送信、シリアル・コントロール回路４３を介しの不揮発性メモリ４４に格納されたデータの送信及びストップコンディションの送信を基本クロックに同期するようにＳＤＡラインに行う。 - 特許庁

To provide a technology capable of accurately achieving time synchronism between a master and a slave, without using a boundary clock, even in such a network that reciprocative transmission routes partially include asymmetric routes.例文帳に追加

本発明の目的は、往復の伝送経路が非対称な経路が一部に含まれているようなネットワークでも、バウンダリークロックを用いることなく、マスタとスレーブとの間の時刻同期を正確に実現できる技術を提供すること - 特許庁

To provide a system for generation of synchronizing signals PIPA, PIPB and clock signals CLK_outA and CLK_outB by slave stations SA, SB connected to a master station SM over a packet switching network.例文帳に追加

本発明は、パケットスイッチングネットワークを介してマスタステーションＳＭへ接続されているスレーブステーションＳＡ、ＳＢによる同期信号ＰＩＰＡ、ＰＩＰＢ及びクロック信号ＣＬＫ＿ｏｕｔＡ、ＣＬＫ＿ｏｕｔＢの生成のためのシステムに関する。 - 特許庁

The multiplex communication equipment performs communication between a master node and a plurality of slave nodes by serial communication based on a LIN communication protocol, supplies DC power supply generated from a commercial AC power supply to the master node, supplies a power cycle signal generated from the commercial AC power supply to the microcomputer of the master node, and corrects the error in accordance with fluctuation of a clock oscillation frequency by the power cycle signal in the microcomputer.例文帳に追加

ＬＩＮ通信プロトコルに基づくシリアル通信によりマスタ・ノードと複数のスレーブ・ノード間で通信する多重通信装置であり、商用交流電源から生成した直流電源をマスタ・ノードに供給するとともに、前記商用交流電源から生成した電源周期信号を前記マスタ・ノードのマイコンに供給し、該マイコンにおいて前記電源周期信号によりクロック発振周波数の変動に伴う誤差の補正を行う。 - 特許庁

The pulse latch circuit has a master latch circuit ML of power supply interception object inputting data by clock synchronization and latching the data, a slave latch circuit SL of non-power supply interception object latching the data statically, and a data transfer circuit DT for connecting the storage nodes of the master latch circuit and the slave latch circuit selectively such that the data can be transferred.例文帳に追加

パルスラッチ回路は、電源供給遮断の対象とされ、クロック同期でデータを入力してラッチするマスタラッチ回路ＭＬと、電源供給遮断の非対象とされ、データをスタティックにラッチするスレーブラッチ回路ＳＬと、マスタラッチ回路とスレーブラッチ回路の記憶ノードをデータ転送可能に選択的に接続するデータ転送回路ＤＴを有する。 - 特許庁

Meanwhile, a synchronization slave unit 13 starts reception of the synchronous control frame at the same timing as t2 when the synchronization master unit 12 starts transmission of the synchronous control frame, and completes the reception of the synchronous control frame to reset a clock counter register at the same timing as t3 when the synchronization master unit 12 has completed the transmission of the synchronous control frame.例文帳に追加

一方、同期スレーブ装置１３は、同期マスタ装置１２が同期制御フレームを送信開始したｔ２と同じタイミングから、同期制御フレームを受信し始め、同期マスタ装置１２が同期制御フレームの送信が完了するｔ３の同じタイミングにおいて、同期制御フレームの受信を完了し、クロックカウンタレジスタをリセットする。 - 特許庁

The application of clock synchronization protocol for a plurality of synchronous domains comprises coping with asymmetric delay upon message transmission in double ring network topology employing a plurality of synchronous domains, the provision of a preliminary synchronous domain employing the plurality of synchronous domains, and the collection of informations with respect to the accuracy of a master clock employing the plurality of synchronous domains.例文帳に追加

複数の同期ドメインへのクロック同期プロトコルの応用は、複数の同期ドメインを使用して二重リングネットワークトポロジにおけるメッセージ伝送の際の非対称性遅延に対処すること、複数の同期ドメインを使用して予備同期ドメインを提供すること、及び、複数の同期ドメインを使用してマスタークロックの精度に関する情報を集めることを含む。 - 特許庁

A master side optical transmission device 2 generates an Ethernet phase pulse having a predetermined division ratio based on an Ethernet clock extracted from an Ethernet signal, generates an OTN (Optical Transport Network) frame pulse having a predetermined division ratio based on an OTN clock, compares the Ethernet phase pulse and the OTN frame pulse with each other with respect to a phase, and generates a time stamp.例文帳に追加

マスタ側光伝送装置２において、イーサネット信号から抽出されたイーサネットクロックに基づき、所定の分周比を有するイーサネット位相パルスを生成するとともに、ＯＴＮクロックに基づき、所定の分周比を有するＯＴＮフレームパルスを生成し、イーサネット位相パルス及びＯＴＮフレームパルスの位相を比較し、タイムスタンプを生成する。 - 特許庁