「Master clock」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

The method and system further includes, in response to a trigger signal; determining an individual offset between the master clock of the master terminal and each of the clocks of the slave terminals; and offsetting each of the clocks of the slave terminals by an amount proportional to each determined offset to synchronize each of the slave terminals to the master clock of the master terminal.例文帳に追加

方法およびシステムは、トリガー信号に応答して、マスター端末のマスター・クロックとスレーブ端末のそれぞれのクロックの間の各オフセットを確定し、スレーブ端末のそれぞれのクロックをマスター端末のマスター・クロックに同期化するように、確定された各オフセットに比例する量だけ、スレーブ端末のそれぞれのクロックをオフセットさせることをさらに含む。 - 特許庁

In this measuring method, status of master clock signal MCK is maintained by FF38 at rising time of test clock signal TCK, then AND of this FF38 output signal and inversion signal of the test clock signal TCK is taken to be input into clock terminal of a counter 34.例文帳に追加

テストクロック信号ＴＣＫの立ち上がり時点において、マスタクロック信号ＭＣＫの状態をＦＦ３８で保持し、このＦＦ３８の出力信号とテストクロック信号ＴＣＫを反転した信号のＡＮＤを取ってカウンタ３４のクロック端子に入力する。 - 特許庁

To correct an error in accordance with fluctuation of a clock frequency of a clock oscillator built in a microcomputer to be adopted for multiplex communication equipment of single master system by a LIN protocol, even when the clock frequency may shift from a specified value caused by the clock oscillator.例文帳に追加

ＬＩＮプロトコルによるシングルマスタ方式の多重通信装置に採用するマイコンに内蔵のクロック発振子が要因となり、そのクロック周波数が規定値からずれる場合があっても、このクロック周波数の変動に伴う誤差を補正が可能となるようにする。 - 特許庁

The master latch 104 is responsive to the first clock output 118 of the clock demultiplexer 108 and the second clock output 120 of the clock demultiplexer 108 to selectively couple the data input 112 or the scan test input 114 to the output.例文帳に追加

マスタラッチ１０４は、データ入力１１２または走査試験入力１１４を出力に選択的に連結するためにクロックデマルチプレクサ１０８の第１のクロック出力１１８およびクロックデマルチプレクサ１０８の第２のクロック出力１２０に反応する。 - 特許庁

To provide a semiconductor device capable of controlling supply of clocks to a processor by a clock unit in a bus master period.例文帳に追加

バスマスタ期間において、プロセッサへのクロックの供給をクロック単位で制御可能な半導体装置を提供する。 - 特許庁

The clock master legacy IP converter 12-1 transmits the multiframe data to the IP network 18 in channel-spread IP packets.例文帳に追加

クロックマスタレガシーＩＰ変換器１２−１はマルチフレームデータをチャネル分散したＩＰパケットによりＩＰネットワーク１８に送信。 - 特許庁

A counter circuit 6 performs count operation based on a master clock from a timing at which laser light is detected by a photodetector 4.例文帳に追加

カウンタ回路６では、フォトディテクタ４でレーザ光が検出されたタイミングからマスタクロックに基づくカウント動作を行う。 - 特許庁

A Low output circuit 11 fixes the master bus clock line not selected by the switches 6a and 6b to a low level.例文帳に追加

Ｌｏｗ出力回路１１は、スイッチ６ａ，６ｂによって選択されなかったマスタバスクロックラインをローレベルに固定する。 - 特許庁

A flip-flop circuit 20 comprises a master latch circuit 1, a slave latch circuit 3, a clamp section 3, and a clock buffer circuit 4.例文帳に追加

フリップフロック回路２０には、マスターラッチ回路１、スレーブラッチ回路２、クランプ部３、及びクロックバッファ回路４が設けられる。 - 特許庁

When the own image processor is the master (Y in step S501), or when the master acquisition is successful (Y in step S503), the setting of the own image processor is taken as the master to clock the setting of a master of the own image processor (step S505), and synchronization/retrieval processing of data is started (on and after step S506).例文帳に追加

自画像処理装置がマスターであった場合（ステップＳ５０１のＹ）、あるいは、マスター獲得に成功したときは（ステップＳ５０３のＹ）、自画像処理装置の設定をマスターにして、自画像処理装置のマスターの設定をロックして（ステップＳ５０５）、データの同期・検索処理に入る（ステップＳ５０６以下）。 - 特許庁

FORMATTER DRIVING CLOCK GENERATION METHOD AND DEVICE, DRIVING CLOCK GENERATION DEVICE, MASTER OPTICAL DISK EXPOSING METHOD AND DEVICE, OPTICAL DISK DRIVING DEVICE, AND MASTER OPTICAL DISK AND INFORMATION RECORDING MEDIUM PRODUCED THEREBY例文帳に追加

フォーマッタ駆動クロック生成方法，フォーマッタ駆動クロック生成装置，駆動クロック生成装置，光ディスク原盤露光方法および光ディスク原盤露光装置と光ディスクドライブ装置並びにこれにより作成した光ディスク原盤と情報記録媒体 - 特許庁

If a master data transmission device is in the optical data transmission system, a clock reproduced in a first clock reproducing unit 91 on the basis of an optical signal received from the optical data transmission system is selected in a clock selection unit 93.例文帳に追加

光データ伝送システムにマスタのデータ伝送装置が存在する場合、光データ伝送システムから受信する光信号に基づいて第１のクロック再生部９１で再生されるクロックが、クロック選択部９３で選択される。 - 特許庁

If the master data transmission device is in the electric data transmission system, a clock reproduced in a second clock reproducing unit 92 on the basis of a lock signal received from the electric data transmission system is selected in the clock selection unit 93.例文帳に追加

電気データ伝送システムにマスタのデータ伝送装置が存在する場合、電気データ伝送システムから受信するロック信号に基づいて第２のクロック再生部９２で再生されるクロックが、クロック選択部９３で選択される。 - 特許庁

While legacy multiplex transmission devices 10-1 to 10-3 and legacy IP converters 12-1 to 12-3 are put in one group G1, master-slave relation of clock synchronization of one of a first clock slave and a second clock slave is set.例文帳に追加

レガシー多重伝送装置１０−１〜１０−３とレガシーＩＰ変換器１２−１〜１２−３の３組を１グループＧ１として、クロックマスタ、第１クロックスレーブ又は第２クロックスレーブのいずれかのクロック同期の主従関係を設定する。 - 特許庁

Then, the shift of the data is executed based on an edge timing after a fetch timing based on the data transfer clock CL among the edge timings of the master clock MCK supplied as the shift clock of the shift register 5.例文帳に追加

そして、このようにシフトレジスタ５のシフトクロックとして供給されるマスタークロックＭＣＫのエッジタイミングのうち、上記データ転送クロックＣＬに基づく取り込みタイミングの後のエッジタイミングに基づいて、データのシフトを行うようにする。 - 特許庁

Because making this structure such, the clock on the transmitting side is made continuously synchronized with the clock on the receiving side as a master clock, which makes high-quality AV reproduction available on both the transmitting and the receiving sides; and at the same time, shift in lip-synch problem can be solved also.例文帳に追加

このようにすることで、受信側をマスタークロックとして、送信側クロックを連続的に同期させることで、送受側ともに、高品質のＡＶ再生が可能となり、併せてリップシンクのズレの問題も解決できる。 - 特許庁

An instant phase which is instantaneous deviation in the phase of the rise or fall in a clock of the same position of the reference clock signal is calculated for each time point of rise or for each time point of fall, in each clock of a master clock signal with a read-out start index as a start point.例文帳に追加

そして、読み出し開始指標を起点として、マスタークロック信号の各クロックにおける立ち上がり時点または立ち下がり時点ごとに、基準クロック信号の同一番目のクロックにおける立ち上がりまたは立ち下がりとの瞬時的な位相のずれである瞬時位相を算出する。 - 特許庁

A reference clock (a) generated by a master oscillator 11a of a master station 10A generates phase variation of Δf when passing a transmission line 20a and is transmitted to a slave station B.例文帳に追加

主局１０Ａの主発振器１１ａが生成した基準クロックａは、伝送路２０ａを通過する際にΔｆの位相変動を生じて従属局Ｂに伝送される。 - 特許庁

The slave latch 111 fetches output of the master latch 110 in a Hi period of a scan shift clock SCLK2 at an edge position different from that of the SCLK1 and outputs the fetched output of the master latch 110 to Q.例文帳に追加

スレーブラッチ１１１はＳＣＬＫ１とはエッジ位置が異なるスキャンシフトクロックＳＣＬＫ２のＨｉ期間でマスターラッチ１１０の出力を取り込むと共にＱに出力する。 - 特許庁

Thus, a synchronizing operation on condition of being operated by a multi-master is also performed while being operated by a single master and lowering of the clock rate brought by wiring load capacity is prevented.例文帳に追加

これにより、マルチマスタで動作することを前提とする同期動作がシングルマスタで動作する状態においても行われ、配線負荷容量がもたらすクロックレートの低下が防止される。 - 特許庁

The variable delay circuit 20 changes the time of the master clock to the slave for adjusting the starting points of test cycles of the master and the slave to integer multiples of the test cycle.例文帳に追加

この可変遅延回路２０は、マスタクロックをスレイブに伝達するまでの時間を変化させ、マスタの試験周期開始時間とスレイブのそれとを試験周期の整数倍になるよう調整する。 - 特許庁

When a power-on detection signal is inputted from a power-on detection circuit 45 to a master controller circuit 46, a command to start transfer is issued to a master clock generator circuit 47.例文帳に追加

電源投入検出回路４５から電源投入検出信号がマスタ・コントローラ回路４６に入力されると、転送開始指令をマスタ・クロックジェネレータ４７に指令する。 - 特許庁

Based on an address signal of the slave 3 included in an access signal transmitted from the corresponding master 1, the switch in-master section 20 outputs a clock request signal for supplying clock signals to the switch in-slave section 21 corresponding to the slave 3 specified with the address signal to a clock generator 4.例文帳に追加

そして、スイッチ内マスタ部２０は、対応するマスタ１からのアクセス信号に含まれるスレーブ３のアドレス信号に基づいて当該アドレス信号により特定されるスレーブ３に対応するスイッチ内スレーブ部２１へのクロック信号を供給するためのクロック要求信号をクロックジェネレータ４に対して出力する。 - 特許庁

Even when a master clock supplied from an external clock circuit 15 has a single frequency, the optimum master clock is selected according to media which are automatically reproduced, so that a timing control signal needed for a data demodulating circuit 12 and a D/A converter 13 can be generated and supplied from a timing generator 22.例文帳に追加

外部クロック回路１５から供給されるマスタークロックが単一周波数であっても、自動的に再生されるメディアに応じて最適なマスタークロックを選択することで、タイミングジェネレータ２２からデータ復調回路１２とＤ／Ａコンバータ１３に必要なタイミング制御信号を生成して供給することができる。 - 特許庁

This system 1 comprises the slave circuits 30 and 40 operating at a variable operation frequency fa, the master circuit 22 operating at a reference frequency f0, and a clock signal generation part 10 generating and supplying a reference clock signal Sf0 to the master circuit and generating and supplying a local clock signal Sfa to the slave circuit 30 and 40.例文帳に追加

このシステム１は、可変の動作周波数ｆａで動作するスレーブ回路３０，４０と、基準周波数ｆ０で動作するマスター回路２２と、基準クロック信号Ｓｆ０を生成してマスター回路に供給し、ローカルクロック信号Ｓｆａを生成してスレーブ回路３０，４０に供給するクロック信号生成部１０と、を備える。 - 特許庁

An AC current acting like power supply for the superconducting amplifier circuit is applied as a master clock signal to the single flux quantum circuit and the semiconductor circuit, the operations of the circuits are synchronous with the master clock signal, and the single flux quantum circuit comprises a clock signal multiplier circuit, a distribution circuit and a storage circuit.例文帳に追加

超電導増幅回路の電源となる交流電流をマスタクロック信号として単一磁束量子回路と半導体回路へ入力し、各回路の動作をマスタクロック信号に同期させると同時に、単一磁束量子回路を、クロック信号逓倍回路および分配回路、記憶回路で構成する。 - 特許庁

A communication ECU 10 which is a master device sends a clock signal to a clock communication line 5 so that the communication ECUs 10 and 40 can synchronize with each other when sending and receiving data.例文帳に追加

マスタ装置である通信ＥＣＵ１０は、クロック通信線５に対して、各通信ＥＣＵ１０，４０がデータの送受信の際に互いに同期をとるためのクロック信号を送出する。 - 特許庁

Thereby switching the clock frequency can be performed in both when one correction block demodulation is finished and when the correction process of one correction block using the master clock to be switched is finished.例文帳に追加

これにより、１訂正ブロック復調が終わった時と、切り換えられるマスタクロックを用いて１訂正ブロックの訂正処理が終わった時と、の両方でクロック周波数の切り換えができる。 - 特許庁

A master reproducing device 10#1 outputs a data sending reference clock DSCLK and a data decoding reference clock DDCLK to respective slave reproducing devices 10#2 to 10#N.例文帳に追加

マスタの再生装置１０♯１は、各スレーブの再生装置１０♯２〜１０♯Ｎに対してデータ送出基準クロックＤＳＣＬＫおよびデータデコード基準クロックＤＤＣＬＫを出力する。 - 特許庁

A master circuit 10 comprises a differential amplification circuit 10a for taking in an output of the frequency division circuit in response to a clock CK+ and a latch circuit 10b for holding an output of the differential amplification circuit during a clock period.例文帳に追加

マスター回路10は、クロックCK+に応答して分周回路の出力を取り込む差動増幅回路10aと、クロック周期の間差動増幅回路の出力を保持するラッチ回路10bとから成る。 - 特許庁

In this case, the uppermost image transmitter 2-1 is used for a master clock supply source, which sequentially distributes the clock signal to the image transmitters 2-2, 2-3 and an image receiver 3.例文帳に追加

その際、最上流の画像送信装置２−１をマスタークロック供給源とし、これから画像送信装置２−２，２−３および画像受信装置３にクロックを順次分配する。 - 特許庁

The master wireless communication terminal 1 recovers the clock of the slave wireless communication terminal 2, on the basis of the data received by a PLL section 15 and recovers the received data on the basis of this clock.例文帳に追加

マスタ無線通信端末１では、ＰＬＬ部１５では受信データに基づいてスレーブ無線通信端末２のクロックを再生し、このクロックに基づいて受信データを再生する。 - 特許庁

A sequence control section 22 supplies a master clock signal MCK as an internal clock signal ICK via a gate section 11 on receipt of a start instruction from a CPU via an IF section 23.例文帳に追加

ＩＦ部２３を介してＣＰＵから開始命令を受けると、シーケンス制御部２２はゲート部１１を介してマスタークロック信号ＭＣＫを内部クロック信号ＩＣＫとして供給する。 - 特許庁

A master station inputting part 139 extracts the value of each data of the first and second control data signals superimposed on the clock signal.例文帳に追加

親局入力部１３９はクロック信号に重畳された第１及び第２監御データ信号の各データの値を抽出する。 - 特許庁

To provide a data receiving circuit in which a low speed transmission signal can be prevented from being interrupted upon occurrence of a trouble in the master clock.例文帳に追加

マスタークロックの障害発生時の低速伝送信号断を回避することができるデータ受信回路を提供する。 - 特許庁

A master server 130 performs time synchronization between transmission terminals 110L and 110R using IEEE1588 clock synchronization protocol.例文帳に追加

マスタサーバ１３０は、ＩＥＥＥ１５８８のクロック同期プロトコルを使用して、送信端末１１０Ｌ，１１０Ｒの時間同期をとる。 - 特許庁

A logic device 100 comprises: a data input 112; a scan test input 114; a clock demultiplexer 108; and a master latch 104.例文帳に追加

論理装置１００はデータ入力１１２、走査試験入力１１４、クロックデマルチプレクサ１０８、およびマスタラッチ１０４を含む。 - 特許庁

The network synchronization devices A4, B6, C8 select the active system to receive the master clock signal supplied by the network synchronization device M2.例文帳に追加

網同期装置Ａ４，Ｂ６，Ｃ８が、網同期装置Ｍ２が供給するマスタクロック信号を現用系側を選択して受け取る。 - 特許庁

A slave circuit 20 comprises a differential amplification circuit 20a for taking in an output of the master circuit in response to a clock CK- and a latch circuit 20b for holding an output of the differential amplification circuit 20a during a complementary clock period and outputs a signal resulting from dividing the frequency of the clock.例文帳に追加

スレーブ回路20はクロックCK-に応答してマスター回路の出力を取り込む差動増幅回路20aと、相補的なクロック周期の間差動増幅回路20aの出力を保持するラッチ回路20bとから成り、クロックを分周した信号を出力する。 - 特許庁

The reference clock signal is modulated by a piece of information on a common time basis for the master device and the slave device and the modulated reference clock signal is transmitted, thereby simultaneously transmitting the clock and the common time basis information.例文帳に追加

マスタ装置及びスレーブ装置用の共通時間基準に関する１つの情報により基準クロック信号を変調して、変調された基準クロック信号を伝送することにより、クロックと共通時間基準の情報とを同時に伝送する。 - 特許庁

In the case that a network synchronization device M2 supplies a master clock signal through a loop network and is turned to a self-running operation by monitoring an operating state of a clock path of the two opposite network synchronization devices A4, C8, the device M2 switches the active clock path into a standby system.例文帳に追加

網同期装置Ｍ２が、ループ網を通じてマスタクロック信号を供給し、対向する二つの網同期装置Ａ４，Ｃ８のクロックパスの運用状況の監視で自走動作になった際に、クロックパスを現用系から予備系に切り替える。 - 特許庁

In clock selection, a variable configuration by a register REG in the master module or a semifixed configuration by a digital switch DSW is set.例文帳に追加

クロック選択にはマスタモジュール内のレジスタＲＥＧによる可変設定、またはディジタルスイッチＤＳＷによる半固定設定とする。 - 特許庁

The controller 18 is a digital circuit that operates based on a master clock with the same frequency as a switching frequency of the switching circuit 4.例文帳に追加

コントローラ１８は、スイッチング回路４のスイッチング周波数と同じ周波数のマスタクロックに基づいて動作するデジタル回路である。 - 特許庁

A drive use ECL circuit 5 receives clock signals CK, XCK to drive the master latch circuit 1 and the slave latch circuit 2.例文帳に追加

駆動用ＥＣＬ回路５は、クロック信号ＣＫ，ＸＣＫの入力に基づいて、マスターラッチ回路１及びスレーブラッチ回路２を駆動する。 - 特許庁

The slave servers calculate a clock difference between the master and the slaves based on the synchronizing packet and changes a transfer rate in response to the calculated value.例文帳に追加

スレーブサーバは、同期パケットに基づいてマスターおよびスレーブ間のクロック差を算出し、算出値に従って転送レートを変更する。 - 特許庁