「Memory Cell」に関連した英語例文の一覧と使い方(35ページ目) - Weblio英語例文検索

To provide a semiconductor memory testing apparatus for shortening a time required for retrieving a singular cell such as a defective cell or the like included in a semiconductor memory.例文帳に追加

半導体メモリに含まれる不良セル等の特異セルの検索に要する時間を短縮できる半導体メモリ試験装置を提供する。 - 特許庁

RESISTIVE CROSS POINT MEMORY CELL ARRAY WITH CROSS COUPLE LATCHING SENSE AMPLIFIER例文帳に追加

クロスカップルラッチ型センス増幅器を有する抵抗性クロスポイントメモリセルアレイ - 特許庁

The magnetic memory cell includes a reference layer (320) having a preset magnetization.例文帳に追加

磁気メモリセルは、予め設定された磁化を有する基準層(320)を含む。 - 特許庁

To evaluate an initial defective memory cell group even after redundancy saving.例文帳に追加

冗長救済後にも初期不良メモリセルグループの評価を可能とする。 - 特許庁

A reading element QR of the memory cell MC1 and a reading element QR of the memory cell MC2 are installed in the active region L3.例文帳に追加

さらに、活性領域Ｌ３には、メモリセルＭＣ１の読出し用素子ＱＲおよびメモリセルＭＣ２の読出し用素子ＱＲを共に配置する。 - 特許庁

In a probe test, a memory cell is made an over erasing state intentionally (step S201), and such state is made that excess electrons exist around the memory cell.例文帳に追加

プローブテストにおいて、メモリセルを故意に過消去状態にし（ステップＳ２０１）、メモリセル周辺に過剰に電子が存在する状態にする。 - 特許庁

MEMORY CELL, MANUFACTURING METHOD OF THE SAME, SEMICONDUCTOR STORAGE DEVICE AND ELECTRONIC EQUIPMENT例文帳に追加

メモリセル、メモリセルの製造方法、半導体記憶装置及び電子機器 - 特許庁

A spare array (SP#0) in which a spare memory cell is arranged is arranged commonly for plural normal sub-arrays in which plural normal memory cell are arranged.例文帳に追加

複数のノーマルメモリセルが配置されるノーマルサブアレイを複数個に対し共通にスペアメモリセルが配置されるスペアアレイ（ＳＰ♯０）を配置する。 - 特許庁

In refreshing, a data is read out from a memory cell to be refreshed, it is stored in a data storing section for refreshing temporarily storing data of a memory cell to be refreshed, after that, the data of a memory cell to be refreshed is erased.例文帳に追加

リフレッシュは、リフレッシュの対象となるメモリセルからデータを読み出し、リフレッシュ対象メモリセルのデータを一時記憶するリフレッシュ用データ記憶部に記憶し、その後、リフレッシュ対象メモリセルのデータを消去する。 - 特許庁

Further, the data read-out circuits (5-8) identify the second data stored in the second memory cell (C_i2) from the first electrical state of the first memory cell (C_i1) and the second electrical state of the second memory cell (C_i2).例文帳に追加

更に、データ読み出し回路（５〜８）は、第１メモリセル（Ｃ_ｉ１）が有する第１電気的状態と第２メモリセル（Ｃ__ｉ２）が有する第２電気的状態とから第２メモリセル（Ｃ_ｉ２）に記憶されている第２データを同定する。 - 特許庁

Furthermore, a memory cell MC is connected to a read word line RWL and a write bit line WBL which are common to an adjacent memory cell MC.例文帳に追加

さらに、メモリセルＭＣを、隣接するメモリセルＭＣと同一の読出しワード線ＲＷＬ、及び書込みビット線ＷＢＬに接続する。 - 特許庁

To prevent the data destruction due to the fluctuation of the threshold voltage of a memory cell.例文帳に追加

メモリセルの閾値電圧の変動によるデータ破壊を未然に防止する。 - 特許庁

Since address information is not used for selecting a redundant memory cell, a time required for selecting a redundant memory cell after selection of a word line can be shortened, delay of access time can be prevented in relieving a memory cell.例文帳に追加

冗長メモリセルの選択にアドレス情報を使用しないため、ワード線が選択された後、冗長メモリセルが選択されるまでの時間を短縮でき、メモリセルの救済時にアクセス時間が遅くなることを防止できる。 - 特許庁

A first bit line BL is connected electrically to the other end of the memory cell.例文帳に追加

第１ビット線ＢＬはメモリセルの他端と電気的に接続されたる。 - 特許庁

Steering and bit lines are segmented along columns of a memory cell array.例文帳に追加

ステアリングラインとビットラインとはメモリセルアレイの列に沿ってセグメント化される。 - 特許庁

To provide a fin-type memory cell suitable for mixed mounting of a fin and a FET.例文帳に追加

Ｆｉｎ−ＦＥＴとの混載に適したＦｉｎ型メモリセルを提案する。 - 特許庁

The first one-dimensional conductor crosses the lower end of the first memory cell while the second one-dimensional conductor crosses the upper end of the second memory cell.例文帳に追加

第１の第１次元導体は第１のメモリセルの下端と交差し、第２の第１次元導体は、第２のメモリセルの上端と交差する。 - 特許庁

The memory cell transistor has a floating gate including a first floating gate.例文帳に追加

前記メモリセルトランジスタは、第１の浮遊ゲートを含む浮遊ゲートを有する。 - 特許庁

The plate lines PL00-PLjm are prepared for every memory cell section 111.例文帳に追加

プレート線ＰＬ００〜ＰＬｊｍは、メモリセル部１１１ごとに設けられる。 - 特許庁

ELECTRIC POWER SUPPLY DEVICE, CELL, ELECTRIC APPARATUS, AND MEMORY EFFECT DETECTING METHOD例文帳に追加

電源供給装置、電池、電気機器、およびメモリ効果検出方法 - 特許庁

This structure can make the area of a memory cell 4F^2 at minimum.例文帳に追加

このような構造でメモリセルの面積を最小で４Ｆ^２とできる。 - 特許庁

To form a nonvolatile memory cell and a high breakdown voltage MOS transistor on the same semiconductor chip without changing characteristics of the memory cell.例文帳に追加

不揮発性メモリセルの特性を変動させることなく、不揮発性メモリセルと高耐圧ＭＯＳトランジスタとを同一半導体チップ上に形成する。 - 特許庁

To perform a data reading operation only by accessing a selection memory cell.例文帳に追加

選択メモリセルに対するアクセスのみでデータ読出動作を実行する。 - 特許庁

MAGNETIC TUNNEL JUNCTION APPARATUS, MEMORY CELL EQUIPPED WITH THE SAME, AND PRODUCTION METHOD THEREOF例文帳に追加

磁気トンネル接合装置、これを備えるメモリセル、およびその製造方法 - 特許庁

Then, an NMOS 12 in the memory cell 10_0 is turned on to output the "0" information stored in the memory cell 10_0 to a bit line BLb.例文帳に追加

すると、メモリセル１０_０ 内のＮＭＯＳ１２がオン状態となり、該メモリセル１０_０ に記憶された“０”情報がビット線ＢＬｂへ出力される。 - 特許庁

A memory cell region 90 for storing information and a peripheral region 80 provided so as to be adjacent to the memory cell region 90 are provided.例文帳に追加

情報を記憶するためのメモリセル領域９０と、メモリセル領域９０に隣接するように設けられた周辺領域８０とを備える。 - 特許庁

To realize micronization of an MRAM memory cell and prevention of wrong writing.例文帳に追加

ＭＲＡＭのメモリセルの微細化と誤書き込みの防止とを実現する。 - 特許庁

The memory cell transistor 10 has a control gate 15 and a floating gate 13.例文帳に追加

メモリセルトランジスタ１０は、制御ゲート１５と浮遊ゲート１３を有する。 - 特許庁

To provide an SRAM which can increase the stability of a memory cell.例文帳に追加

メモリセルの安定性を増すことができるＳＲＡＭを提供すること。 - 特許庁

The multi-bit memory cell stores a first data bits by changing a first behavior of the multi-bit memory cell, and stores second data bits by changing a second behavior of the multi-bit memory cell.例文帳に追加

前記マルチビットのメモリセルは、前記マルチビットのメモリセルの第１特性を変えることによって第１データビットを貯蔵し、前記マルチビットのメモリセルの第２特性を変えることによって第２データビットを貯蔵する様に構成される。 - 特許庁

METHOD FOR READING PHASE-CHANGE MEMORY WITHOUT TRIGGERING RESET CELL THRESHOLD DEVICE例文帳に追加

リセットセル閾値デバイスをトリガすることなく相変化メモリを読み出す方法 - 特許庁

To provide a self-aligning method for forming a downsized memory cell having a novel structure, and to provide a memory cell array formed by using the same.例文帳に追加

サイズを減少し新規な構造を有するメモリセルを形成する自己整列型方法及びそれにより形成されたメモリセルアレーを提供する。 - 特許庁

To specify a memory cell position without lowering level of integration.例文帳に追加

集積度を低下させることなく、メモリセル位置の特定を可能にする。 - 特許庁

NONVOLATILE SEMICONDUCTOR MEMORY, AND DETECTING METHOD FOR ITS OVER-ERASE CELL例文帳に追加

不揮発性半導体メモリ装置およびそのオーバーイレースセル検出方法 - 特許庁

Each memory cell is managed by corresponding bit map parts 3541, 3542,....例文帳に追加

それぞれのメモリセルは、対応するビットマップ部３５４_1、３５４_2……で管理される。 - 特許庁

REFRESH-MODE DRIVING METHOD FOR SEMICONDUCTOR MEMORY, AND CELL DATA PROTECTING CIRCUIT例文帳に追加

半導体メモリ装置のリフレッシュモード駆動方法及びセルデータ保護回路 - 特許庁

MANUFACTURING METHOD OF MEMORY CELL, LASER IRRADIATION APPARATUS, AND LASER IRRADIATION METHOD例文帳に追加

記憶素子の作製方法、レーザ照射装置及びレーザ照射方法 - 特許庁

At this time, when the data programmed to the memory cell require the program verification, the current is supplied to the memory cell from the sense amplifier.例文帳に追加

ここで、前記メモリセルにプログラムされたデータがプログラム検証を要する場合に、前記感知増幅器から前記メモリセルに電流が供給される。 - 特許庁

Each memory cell comprises an interdigital pair of latches and two PMOS access transistors.例文帳に追加

各メモリセルは、交差対ラッチと２つのＰＭＯＳアクセストランジスタを含む。 - 特許庁

To provide a magnetic random access memory MRAM capable of accurately determining data stored in a magnetic memory cell without using any reference cell.例文帳に追加

基準セルを使用せず、マグネチックメモリセルに貯蔵されたデータを正確に判別することができるマグネチックランダムアクセスメモリＭＲＡＭが提供される。 - 特許庁

A memory cell gate electrode GE of the memory cell MC is formed on an element region 13 of a semiconductor substrate 11 via a gate insulation film 31.例文帳に追加

半導体基板１１の素子領域１３上に、ゲート絶縁膜３１を介して、メモリセルＭＣのメモリセルゲート電極ＧＥが形成されている。 - 特許庁

METHOD FOR MANUFACTURING NON-VOLATILE SEMICONDUCTOR MEMORY CELL HAVING SEPARATE TUNNEL WINDOW例文帳に追加

分離トンネル窓を有する不揮発性半導体メモリセルの製造方法 - 特許庁

To provide a semiconductor storage device which performs plural times of writing to a memory cell without extracting electrons from the memory cell.例文帳に追加

メモリセルに対して電子を引き抜く処理をすることなく、メモリセルに対して複数回の書込みができる半導体記憶装置を提供する。 - 特許庁

MEMORY CELL ARRAY HAVING FERROELECTRIC CAPACITOR AND METHOD OF MANUFACTURING THE SAME例文帳に追加

強誘電体キャパシタを有するメモリセルアレイおよびその製造方法 - 特許庁

The time period Tw1 making the memory cell plate line CP to be Vcpw is 30 nanoseconds.例文帳に追加

メモリセルプレート線ＣＰをＶcpwとする時間Ｔw1は３０ナノ秒である。 - 特許庁