「RCK」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

A voltage controlled oscillator 15 is provided as a generation source of an internal clock RCK which is used for logic determination of input data.例文帳に追加

入力データの論理判定に使用する内部クロックＲＣＫの発生源として電圧制御発振器１５を設ける。 - 特許庁

A clock generation unit 11 causes a clock SCK to transit to a second voltage level when a clock RCK transits to a first voltage level, and causes the clock SCK to transit to the first voltage level when the transition of a clock ICK from the first voltage level to the second voltage level occurs n times.例文帳に追加

クロック生成部11は、クロックRCKが第１の電圧レベルへ遷移するとクロックSCKを第２の電圧レベルへ遷移させ、クロックICKの第１の電圧レベルから第２の電圧レベルへの遷移がｎ回発生するとクロックSCKを第１の電圧レベルへ遷移させる。 - 特許庁

A gate section 11 is closed to stop the reception clock signal RCK when receiving a stop instruction from the CPU or when the reception is completed.例文帳に追加

ＣＰＵから停止命令を受けた時や、受信が完了した時にゲート部１１を閉じて受信クロック信号ＲＣＫを停止する。 - 特許庁

A reading side PLL circuit 3 generates a read clock RCK for reading a video signal VDO stored in the line memory 1.例文帳に追加

読み出し側ＰＬＬ回路３はラインメモリ１に記憶された映像信号ＶＤＯを読み出すための読み出しクロックＲＣＫを発生する。 - 特許庁

An output circuit 25 generates a division clock signal DCK by synthesizing the first division signal RCK and the second division signal FCK.例文帳に追加

出力回路２５は、第１分周信号ＲＣＫと第２分周信号ＦＣＫを合成して分周クロック信号ＤＣＫを生成する。 - 特許庁

A conduction control circuit 17G controls transistors FET1 and FET2 depending on the reference clock signal RCK or the control clock signal PCK.例文帳に追加

導通制御回路１７Ｇは、基準クロック信号ＲＣＫまたは制御クロック信号ＰＣＫに応じてトランジスタＦＥＴ１、ＦＥＴ２を制御する。 - 特許庁

An operation frequency control circuit 12 frequency-divides the reference clock signal RCK by the count setting value CTL, and generates a control clock signal PCK.例文帳に追加

動作周波数制御回路１２は、基準クロック信号ＲＣＫをカウント設定値ＣＴＬで分周して制御クロック信号ＰＣＫを生成する。 - 特許庁

The operation of a line memory 2 for a video, a D/A converter 3 and an A/D converter 81 is controlled based on the modulated read clock RCK.例文帳に追加

変調された読み出しクロックＲＣＫに基づいて映像用ラインメモリ２、Ｄ／Ａコンバータ３およびＡ／Ｄコンバータ８１の動作が制御される。 - 特許庁

The reference clock (RCK) outputted from the PLL circuit (7) to the (n) general ICs (8-1 to 8-n) is used as a clock to the (n) general ICs (8-1 to 8-n).例文帳に追加

ＰＬＬ回路（７）からｎ個の汎用ＩＣ（８−１〜８−ｎ）に出力されるリファレンスクロック（ＲＣＫ）は、ｎ個の汎用ＩＣ（８−１〜８−ｎ）へのクロックとして使われる。 - 特許庁

The combinational circuits 12 to 16 are selected according to the select signal S from the control circuit 17 and data are outputted from the register 10 according to a register storage clock Rck.例文帳に追加

制御回路１７からのセレクト信号Ｓに応じて組合せ回路１２〜１６を選択し、レジスタ格納クロックＲｃｋに応じてレジスタ１０からデータを出力する。 - 特許庁

The memory 12 uses a read clock RCK and the clock CK3, and a video signal maintaining the phase relation of the video signal and the clock is read out of the memory 12.例文帳に追加

メモリ１２は読み出しクロックＲＣＫとしてクロックＣＫ３を用い、メモリ１２からは映像信号とクロックとの位相関係を維持した映像信号が読み出される。 - 特許庁

A second counter 22 is operated in synchronizing with a falling edge of the reference clock signal ICK and generates a second division signal RCK, which divides the frequency of the reference clock signal ICK.例文帳に追加

第２カウンタ２２は基準クロック信号ＩＣＫの立ち下がりエッジに同期動作して基準クロック信号ＩＣＫを分周した第２分周信号ＦＣＫを出力する。 - 特許庁

A counter 17 counts the reference clocks CLK1 between the edges of a data signal and a clock generating section 18 generates a reception clock RCK corresponding to the count RCNT.例文帳に追加

カウンタ１７は、データ信号の各エッジ間について基準クロックＣＬＫ１をカウントし、クロック発生部１８は、そのカウント値ＲＣＮＴに対応した受信クロックＲＣＫを生成する。 - 特許庁

Processing speeds of RGMII circuits 3W and 3L can be set to speeds faster than the standard clock signal RCK, and the throughput of the network processor can be improved.例文帳に追加

これにより、ＲＧＭＩＩ回路３Ｗ，３Ｌの処理速度を、標準クロック信号ＲＣＫよりも速い速度に設定することが可能になり、ネットワーク・プロセッサの処理能力を向上させることができる。 - 特許庁

When the frequency of the reception clock RCK is deviated from the frequency of a transmission clock of a communication opposite party, the count RCNT when an edge detection signal ES is at an H level is deviated from a prescribed value.例文帳に追加

受信クロックＲＣＫの周波数と通信相手側の送信クロックの周波数とがずれていると、エッジ検出信号ＥＳがＨの時のカウント値ＲＣＮＴが所定値からずれる。 - 特許庁

A first counter 21 of a divider circuit 2a is operated in synchronism with a rising edge of a reference clock signal ICK and generates a first division signal RCK, which divides the frequency of the reference clock signal ICK.例文帳に追加

分周回路２ａの第１カウンタ２１は基準クロック信号ＩＣＫの立ち上がりエッジに同期動作して基準クロック信号ＩＣＫを分周した第１分周信号ＲＣＫを出力する。 - 特許庁

The PLL circuit (7) distributes out the reference clock (RCK) from the LSI (11) to the (n) general IC (8-1 to 8-n), and outputs the feedback clock (FCK2) from the LSI (11) to the LSI (11).例文帳に追加

ＰＬＬ回路（７）は、ＬＳＩ（１１）からのリファレンスクロック（ＲＣＫ）を分配してｎ個の汎用ＩＣ（８−１〜８−ｎ）に出力し、ＬＳＩ（１１）からのフィードバッククロック（ＦＣＫ２）をＬＳＩ（１１）に出力する。 - 特許庁

When it is detected that the clock is not transferred via the differential clock signal line, the output mask circuit 90 masks the output signals RT, RCK of the logic circuit block 30 so that they are not transferred to a post-stage circuit.例文帳に追加

出力マスク回路９０は、差動クロック信号線を介してクロックが転送されていないことが検出された場合に、ロジック回路ブロック３０の出力信号ＲＴ、ＲＣＫを、後段の回路に伝達されないようにマスクする。 - 特許庁

The line memories 12-14 conduct a write operation according to an input side clock WCK and an input horizontal synchronizing signal WHD and a read operation, according to an output clock RCK and an output horizontal synchronizing signal RHD.例文帳に追加

各ラインメモリ１２〜１４は入力側のクロックＷＣＫ、水平同期信号ＷＨＤに従って書き込み動作を行う一方、出力側のクロックＲＣＫ、水平同期信号ＲＨＤに従って読み出し動作を行う。 - 特許庁

The circuit 9 outputs a clock modulation signal CKM to the circuit 7, according to phase difference between the signal ZCS and the signal CPR and modulates a read clock RCK.例文帳に追加

クロック変調回路９は、零交差信号ＺＣＳと中央画素読み出しタイミング信号ＣＰＲとの位相差に応じて読み出し側ＰＬＬ回路７にクロック変調信号ＣＫＭを出力し、読み出しクロックＲＣＫを変調する。 - 特許庁

A read control circuit 3 generates a read clock RCK synchronously with vertical synchronizing signal Vs1 of the signal S1 and a read enable signal RE used for continuous reading of (m) frames for each signal S1.例文帳に追加

読み出し制御回路３は、映像信号Ｓ１の垂直同期信号Ｖs1に同期した読み出しクロックＲＣＫと、映像信号Ｓ１それぞれのフレームをｍフレーム連続的に読み出すための読み出しイネーブル信号ＲＥを生成する。 - 特許庁

In a case where it is detected that any clock is not being transferred via the differential clock signal line, the output mask circuit 90 masks output signals RT, RCK of the logic circuit 30 so as not to transfer them to post-stage circuits.例文帳に追加

出力マスク回路９０は、差動クロック信号線を介してクロックが転送されていないことが検出された場合に、ロジック回路ブロック３０の出力信号ＲＴ、ＲＣＫを、後段の回路に伝達されないようにマスクする。 - 特許庁

A start bit determining section 12 determines a time of a start bit of a first character of a serial input signal SIN, and a communication rate selecting section 13 and a reception clock generating section 14 generate a reception clock signal RCK in accordance with the determination results.例文帳に追加

開始ビット測定部１２は直列入力信号ＳＩＮの第１文字の開始ビットの時間を測定し、通信速度選択部１３と受信クロック発生部１４は測定結果に従って受信クロック信号ＲＣＫを発生する。 - 特許庁

When it is determined that the load is in a high load state, the reference clock signal RCK is outputted from a switching control circuit 16G, and when it is determined the load is in a low load state, a control clock signal PCK is outputted.例文帳に追加

スイッチング制御回路１６Ｇからは、負荷が高負荷状態であると判断される場合には基準クロック信号ＲＣＫが出力され、低負荷状態であると判断される場合には制御クロック信号ＰＣＫが出力される。 - 特許庁

A gate timing detection circuit 7 counts clock signals resulting from multiplying a frequency of a synchronization clock from the detected clock edge as a start point to detect a 1st gate time that is an n-% (100>n>50) of a period of the received clock RCK and a 2nd gate time that is 50% thereof.例文帳に追加

ゲートタイミング検出回路７は、検出されたクロックエッジを起点として同期クロックの逓倍のクロックをカウントし、入力クロックＲＣＫの周期時間のｎ（１００＞ｎ＞５０）％の第１ゲート時間および５０％の第２ゲート時間を検出する。 - 特許庁

So, a taking-in time can be shortened by making a plurality of imaging means 51 image simultaneously, storing the taken-in images in the memory 52, and then reading the taken-in images that have been stored at a high speed with a raised frequency of RCK.例文帳に追加

したがって、複数の撮像手段５１により同時に撮像を行わせ、この取り込み画像をメモリ５２に格納し、この格納された取り込み画像をＲＣＫの周波数を高くして高速に読み出すことにより、取り込み時間を短くすることが可能となる。 - 特許庁

A state detection circuit 40 outputs a mode switching signal CS latching a lock detection signal S4 on the basis of the internal state signals RS, MS, clock signals RCK, MCK of a reference counter 22 and a main counter 24, and the pulse signals UP, DOWN of a phase comparator 23.例文帳に追加

状態検出回路４０は、リファレンスカウンタ２２，メインカウンタ２４の内部状態信号ＲＳ，ＭＳ、クロック信号ＲＣＫ，ＭＣＫ、及び位相比較器２３のパルス信号ＵＰ，ＤＯＷＮに基づいてロック検出信号Ｓ４をラッチしたモード切替信号ＣＳを出力する。 - 特許庁

A count of an output clock RCK (=R13) is reflected on the frequency control data CD1 to CD12(c) and a correction delay time being a time required until the new frequency control data are produced is a time for one period of the reference signal PREF.例文帳に追加

そのため、出力クロックＲＣＫ（＝Ｒ１３）をカウントしてから、そのカウント値が周波数制御データＣＤ１〜ＣＤ１２（ｃ）に反映され、新たな周波数制御データが生成されるまでに要する時間である補正遅延時間ｔは、基準信号ＰＲＥＦの１周期分の時間になる。 - 特許庁

A recording stream generator 17 generates a recording data block stream RDBS synchronized with the phase of a recording clock RCK from input recorded data RD, and a data phase signal RDPR indicating the phase of a data unit for each predetermined data unit constituting the recorded data block stream RDBS.例文帳に追加

記録ストリーム生成器１７は、入力された記録データＲＤから記録クロックＲＣＫの位相に同期した記録データブロックストリームＲＤＢＳを生成し、更に記録データブロックストリームＲＤＢＳを構成する所定データユニット毎に、該データユニットの位相を示すデータ位相信号ＲＤＰＲを生成する。 - 特許庁

A frequency control block 31 controls the frequency of a read clock signal RCK being a reference for generating the horizontal synchronizing and vertical synchronizing signals so that a phase difference between a vertical synchronizing signal VDin of the input image signal SVin and a vertical synchronizing signal VDout of the output image signal SVout can be eliminated.例文帳に追加

水平及び垂直同期信号の生成の基準となる読出クロック信号ＲＣＫの周波数を、周波数制御ブロック３１によって入力画像信号ＳＶinの垂直同期信号ＶＤinと出力画像信号ＳＶoutの垂直同期信号ＶＤoutとの位相差が無くなるように制御する。 - 特許庁

When at least the maximum level of a signal of the color signals Ryk, Gyk, Byk exceeds the white clip level, a saturation conversion unit 300a performs level conversion of the color signals Ryk, Gyk, Byk using a saturation compression ratio KC, creates color signals Rck, Gck, Bck, performs clipping processing, and creates color signals Rout, Gout, Bout.例文帳に追加

彩度変換部３００aは、色信号Ｒyk，Ｇyk，Ｂykの内の少なくとも１つの信号の最大レベルがホワイトクリップレベルを越える際に、彩度圧縮比ＫＣを用いて色信号Ｒyk，Ｇyk，Ｂykのレベル変換を行い色信号Ｒck，Ｇck，Ｂckを生成し、クリップ処理を行って色信号Ｒout，Ｇout，Ｂoutを生成する。 - 特許庁

The current control circuit 31 counts the number of clocks of a reference clock RCK after an output signal Vout is made larger than analog voltage D1, when the number of clocks is equal to or more than the prescribed number, the auxiliary switch element 25 is conducted and the auxiliary constant current circuit 26 is operated, and reduction quantity of the output signal Vout per unit hour is made large.例文帳に追加

電流制御回路３１は、出力信号Ｖoutがアナログ電圧ＤＩよりも大きくなった後に基準クロックＲＣＫのクロック数をカウントし、クロック数が所定個数以上になったら、補助スイッチ素子２５を導通させて補助定電流回路２６を動作させ、単位時間あたりの出力信号Ｖoutの降下量を大きくしている。 - 特許庁

The circuit 21 is constituted of a PLL circuit 21a which activates and outputs a clock signal LK when the phase of a reference clock signal RCK coincides with the phase of an internal clock signal PCK oscillated in the circuit and then outputs the signal PCK and a frequency division circuit 21b which divides the signal PCK and outputs the clock signal CK.例文帳に追加

回路２１は、リファレンスクロック信号ＲＣＫの位相と内部で発振した内部クロック信号ＰＣＫの位相とが一致するとロック信号ＬＫを活性化して出力し、信号ＰＣＫを出力するＰＬＬ回路２１ａ及び信号ＰＣＫを分周してクロック信号ＣＫを出力する分周回路２１ｂから構成されている。 - 特許庁

A frequency multiplication circuit 17 counts, by a counter data latch circuit, time equivalent to the period of a reference clock signal PREF on the basis of an oscillation signal RCK outputted from a ring oscillator, generates multiplication clock signals POUT from the counting data and multiplication number setting data by using DCO and supplies them to CPU 12, a memory 13 and a gate array 14.例文帳に追加

周波数逓倍回路１７は、リングオシレータより出力される発振信号ＲＣＫに基づいて、基準クロック信号ＰREF の周期に相当する時間をカウンタ・データラッチ回路によりカウントし、そのカウントデータと逓倍数設定データから逓倍クロック信号ＰOUT をＤＣＯにより生成して、ＣＰＵ１２，メモリ１３及びゲートアレイ１４に供給する。 - 特許庁

A control circuit 23 sets the frequency of a clock RCK for the line buffer read of a digital video signal DATA stored in a first line buffer to 1/n (n>1) of the frequency of a start clock S_-CK serving as a transfer clock to the display portion 10 of the digital video signal DATA stored in the first line buffer 21 in a horizontal scanning period.例文帳に追加

コントロール回路２３は、ある１水平走査期間において、第１ラインバッファに格納されたデジタルビデオ信号ＤＡＴＡのラインバッファリード用クロックＲＣＫの周波数を、該第１ラインバッファ２１に格納されたデジタルビデオ信号ＤＡＴＡの表示部１０への転送クロックとしてのスタートクロックＳ＿ＣＫの周波数のｎ（ｎ＞１）分の１になるように設定する。 - 特許庁

A phase shifting circuit 10 outputs a vertical synchronizing signal V2 as a vertical synchronizing signal V22 when a field determination signal SEL shows a high level, and outputs the vertical synchronizing signal V22 obtained by shifting the phase of the vertical synchronizing signal V2 for a half period of the read clock signal RCK 2 when the field determination signal SEL shows a low level.例文帳に追加

位相シフト回路１０は、フィールド判定信号ＳＥＬがハイレベルを示すときには垂直同期信号Ｖ２を垂直同期信号Ｖ２２として出力し、フィールド判定信号ＳＥＬがローレベルを示すときには垂直同期信号Ｖ２の位相を読み出しクロック信号ＲＣＫ２の半周期分シフトすることにより得られる垂直同期信号Ｖ２２を出力する。 - 特許庁