「bist」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

Further, by performing the scanning design of the memory BIST circuit 202, the burn-in test of the memory BIST circuit 202 is performed efficiently, and the toggle ratio of the whole of the burn-in test can be enhanced.例文帳に追加

さらに、メモリＢＩＳＴ回路２０２をスキャン設計することにより、メモリＢＩＳＴ回路２０２のバーインテストを効率的に行い、バーインテスト全体のトグル率を向上させることもできる。 - 特許庁

A decoder 24B for BIST decodes a test command inputted to an interface 23 for BIST and selects test information stored in the test signal storage part 24A.例文帳に追加

ＢＩＳＴ用デコーダ２４Ｂは、ＢＩＳＴ用インタフェース２３に入力されたテストコマンドをデコードし、テスト信号記憶部２４Ａに記憶されたテスト情報を選択する。 - 特許庁

For example, when BIST[A] accesses SEGO, "1" is written in PNT0[A], BIST[B] can save to access to SEG0 by referring to the value of this PNT0[A].例文帳に追加

例えばＢＩＳＴ［Ａ］がＳＥＧ０をアクセスする際にはＰＮＴ０［Ａ］に‘１’が書き込まれ、ＢＩＳＴ［Ｂ］は、このＰＮＴ０［Ａ］の値を参照することでＳＥＧ０へのアクセスを回避できる。 - 特許庁

When the BIST circuit repeats an operation according to a provided operation mode control signal (S1) and an operation mode for changing an operation algorithm is set (S2), a repeat operation control block newly sets an operation algorithm, which is executed in the BIST circuit, according to an operation algorithm setting signal while the BIST operation is repeatedly being executed (S3 to S7).例文帳に追加

与えられた動作モード制御信号によって（Ｓ１）、ＢＩＳＴ回路が動作を繰り返し行い、かつ、動作アルゴリズムを変化させる動作モードが設定されたとき（Ｓ２）、繰り返し動作制御ブロックは、ＢＩＳＴ動作を繰り返し実行する際に（Ｓ３〜Ｓ７）、動作アルゴリズム設定信号によって、ＢＩＳＴ回路において実行される動作アルゴリズムを新たに設定する（Ｓ４）。 - 特許庁

A semiconductor integrated circuit has a memory 41, a BIST main circuit 10 testing the memory 41, and a BIST sub-circuit 20, in the BIST sub-circuit 20, at least either of the row or column address of the memory 41 has a boundary address generating circuit 21 generating alternately the most significant address and the least significant address.例文帳に追加

半導体集積回路は、メモリ４１と、メモリ４１のテストをするＢＩＳＴメイン回路１０、ＢＩＳＴサブ回路２０とを有し、ＢＩＳＴサブ回路２０は、メモリ４１のロウアドレス又はカラムアドレスの少なくとも一方は、当該メモリ４１の最上位アドレスと最下位アドレスを交互に生成する境界アドレス生成回路２１を有する。 - 特許庁

In a first test mode, an ordinary scanning test is conducted, and in a second test mode, the BIST signal is outputted in parallel from the parallel access memory BIST circuit 3, a sector 4 selects the BIST signal to output to the input side scanning FF group 9A, which conducts the test of the memory block 10.例文帳に追加

第１のテストモードでは通常のスキャンテストが行われ、第２のテストモードでは、パラレルアクセスメモリＢＩＳＴ回路３からＢＩＳＴ信号がパラレルに出力され、セレクタ４がこのＢＩＳＴ信号を選択し、入力側スキャンＦＦ群９Ａに出力し、メモリブロック１０のテストを実行する。 - 特許庁

This semiconductor integrated circuit is equipped with a plurality of memory circuits and the BIST circuit 140 for output test vectors, wherein one or more register circuits 150 for transferring the test vectors output from the BIST circuit 140 to adjacent macro-cells according to a common clock signal, are provided on signal lines supplying the test vectors to respective memory circuits from the BIST circuit 140.例文帳に追加

複数のメモリ回路とテストベクタを出力するＢＩＳＴ回路１４０とを備える半導体集積回路であって、ＢＩＳＴ回路１４０からそれぞれのメモリ回路へテストベクタを供給する信号線路上に、ＢＩＳＴ回路１４０から出力されるテストベクタを、共通のクロック信号に応じて隣接するマクロセルへ転送する１以上のレジスタ回路１５０を有することを特徴とする。 - 特許庁

The multiplexer 11 is controlled by the output of an OR circuit 12 into which a BIST mode signal and a scan mode signal are input.例文帳に追加

ＢＩＳＴモード信号及びスキャンモード信号が入力されたＯＲ回路１２の出力によって、マルチプレクサ１１が制御される。 - 特許庁

The BIST circuit 14 receives the reset signal from outside through the reset terminal 15, and the operation thereof is controlled by the reset signal.例文帳に追加

ＢＩＳＴ回路１４は、外部からのリセット信号をリセット端子１５を介して受け取り、そのリセット信号によって動作が制御される。 - 特許庁

A semiconductor device 1 has a logic circuit 2, a memory circuit 3, and a BIST circuit 4 for testing the memory circuit 3.例文帳に追加

半導体装置１は、ロジック回路２とメモリ回路３及びメモリ回路３のテスト用のＢＩＳＴ回路４を有している。 - 特許庁

The clock control circuit comprises a system register 21, a memory 22, a scan bypass register 23 and a BIST register 24.例文帳に追加

クロック制御回路は、システムレジスタ２１、メモリ２２、スキャン用バイパスレジスタ２３及びＢＩＳＴ用レジスタ２４を備える。 - 特許庁

To efficiently test a volatile semiconductor memory and a nonvolatile semiconductor memory, which are mounted as external memories, by means of a memory BIST.例文帳に追加

外部メモリとして搭載された揮発性半導体メモリ、および不揮発性半導体メモリをメモリＢＩＳＴにより効率よくテストする。 - 特許庁

A load of the testing device is furthermore reduced by supplying the internal high-speed clock to a BIST circuit.例文帳に追加

また、内部高速クロックをＢＩＳＴ回路にも供給することで、試験装置の負担はさらに軽減される。 - 特許庁

As a result, appropriate tests for the external device 102 by the BIST circuit 107 in the initial stage of test can be performed.例文帳に追加

これにより、検査初期におけるＢＩＳＴ回路１０７による外部デバイス１０２の的確な検査を可能にする。 - 特許庁

To reduce time required to execute simulation for connection verification following insertion of a BIST circuit in a semiconductor integrated circuit.例文帳に追加

半導体集積回路にＢＩＳＴ回路を挿入した後の接続検証のためのシミュレーション実行の所要時間を短縮する。 - 特許庁

To provide a method and apparatus for performing a built-in self-test ('BIST') on an integrated circuit device.例文帳に追加

集積回路デバイス上で組込み形自己試験（「ＢＩＳＴ」）を実行するための方法および装置を提供すること。 - 特許庁

To provide a semiconductor integrated circuit device with built-in BIST circuit, which can test also an I/F section between a memory and a system logic.例文帳に追加

ＢＩＳＴ回路を内蔵し、メモリとシステムロジックとの間のＩ／Ｆ部分についてもテスト可能な半導体集積回路装置を提供する。 - 特許庁

A BIST circuit 100 detects the defective memory cell by conducting an operation test of a memory cell array 30 when the power source is turned on.例文帳に追加

ＢＩＳＴ回路１００は、電源起動時においててメモリセルアレイ３０に対して動作テストを実行し欠陥メモリセルを検出する。 - 特許庁

A selector 4 selects the BIST signal to be output to the input-side scanning FF group 9A and conducts test for the memory block 10.例文帳に追加

セレクタ４はこのＢＩＳＴ信号を選択し、入力側スキャンＦＦ群９Ａに出力し、メモリブロック１０のテストを実行する。 - 特許庁

To make performable a burn-in test by control of a small number of pins by applying a memory BIST circuit and reducing a testing circuit inside a memory macro.例文帳に追加

メモリＢＩＳＴ回路を流用することで、メモリマクロ内のテスト回路削減し、少数ピンの制御によるバーンインテストを可能にする。 - 特許庁

To provide a memory logic compound semiconductor device having a BIST circuit in which a memory test time is shortened.例文帳に追加

メモリテスト時間が短縮されるＢＩＳＴ回路を有するメモリロジック複合半導体装置を提供すること。 - 特許庁

To provide a test device of a semiconductor device which can improve reliability of an operation test in a wafer state by utilizing BOST and BIST.例文帳に追加

ＢＯＳＴ及びＢＩＳＴを活用して、ウェハ状態での動作試験の信頼性を向上させ得る半導体装置の試験装置を提供する。 - 特許庁

To supply a program code input from a single terminal to a plurality of BIST (Built-In Self Test) circuits in parallel.例文帳に追加

単一の端子から入力したプログラムコードを複数のＢＩＳＴ（組み込み自己テスト）回路へ並列に供給する。 - 特許庁

To provide a semiconductor device having strong resistance to errors in a software even if using a memory block corresponding to an ECC system and a BIST block together.例文帳に追加

ＥＣＣシステム対応のメモリブロックとＢＩＳＴブロックを併用した場合でもソフトエラー耐性の強い半導体装置を提供する。 - 特許庁

The memory BIST circuits 4 are electrically connected to contact pads 7 of the semiconductor chips 2 by wiring 9.例文帳に追加

このメモリＢＩＳＴ回路４は半導体チップ２のコンタクトパッド７とを配線９によって電気的に接続する。 - 特許庁

In a second aspect, a method for performing a BIST on an integrated circuit device is included.例文帳に追加

第２の態様では、本発明には集積回路デバイス上でＢＩＳＴを実行するための方法が含まれる。 - 特許庁

To provide a semiconductor integrated circuit capable of increasing a test speed of a BIST while taking an area overhead into consideration.例文帳に追加

面積オーバーヘッドを考慮しつつ、ＢＩＳＴのテスト速度を向上させることが可能な半導体集積回路を提供する。 - 特許庁

To suppress increase of a BIST circuit even when memory capacity of a memory part is increased, in a semiconductor device.例文帳に追加

半導体装置において、メモリ部のメモリ容量が増大してもＢＩＳＴ回路の増大を抑えることができるようにする。 - 特許庁

In the BIST circuit 8, a control circuit 81 is provided which writes burn-in test data to a predetermined storage area of the storage circuit 7.例文帳に追加

ＢＩＳＴ回路８内には、バーンインテスト用データを記憶回路７の所定の記憶領域に書き込む制御回路８１が設けてある。 - 特許庁

An LSI chip is provided with an internal circuit FLM of a testing object DUT, and a testing circuit BIST.例文帳に追加

ＬＳＩチップは、テスト対象ＤＵＴである内部回路ＦＬＭと、テスト回路ＢＩＳＴとを具備する。 - 特許庁

To obtain a semiconductor integrated circuit in which the BIST (built in self test) can be performed in a short period of time with respect to a storage section such as a memory or a register.例文帳に追加

メモリやレジスタ等の記憶部に対してＢＩＳＴ（Built In Self Test）を短時間に行うことが可能な半導体集積回路を実現する。 - 特許庁

This analog BIST circuit 20 includes an A/D converter 21, a D/A converter 22 and a signal processing circuit 23.例文帳に追加

アナログＢＩＳＴ回路２０は、Ａ／Ｄ変換器２１と、Ｄ／Ａ変換器２２と、信号処理回路２３とを備える。 - 特許庁

To provide a system in package having a BIST function of determining which of a plurality of chips not accessible directly from outside is defective.例文帳に追加

外部から直接にアクセスできない複数のチップのいずれが不良であるかを判定するＢＩＳＴ機能を有するシステムインパッケージ。 - 特許庁

Each of the plurality of memories has a BIST circuit 20 for examining the propriety of defect relieving and outputting a relief propriety signal SR indicating propriety.例文帳に追加

複数のメモリの各々は、不良救済の可否を調べ可否を示す救済可否信号ＳＲを出力するＢＩＳＴ回路２０を有する。 - 特許庁

Therefore, it is characterized in that a device includes a cell array including many memory cells, a BIST block performing BIST operation for the cell array, a BISR block performing BISR operation for the cell array, and an instruction decoder generating a first control signal selecting BIST operation by the BIST block or a test by the external tester and a second control signal controlling BISR operation by the BISR block.例文帳に追加

このため、多数のメモリセルを含むセルアレイと、前記セルアレイに対するＢＩＳＴ動作を行なうＢＩＳＴブロックと、前記セルアレイに対するＢＩＳＲ動作を行なうＢＩＳＲブロックと、前記ＢＩＳＴブロックによるＢＩＳＴ動作又は外部テスタによるテストを選択する第１の制御信号、及び前記ＢＩＳＲブロックによるＢＩＳＲ動作を制御する第２の制御信号を発生する命令ディコーダとを含むことを特徴とする。 - 特許庁

Further, by adopting the 2-port SRAMs the number of the SRAMs, the number of BIST circuits and the number of external test terminals can be decreased to decrease the cost.例文帳に追加

また、２ポートＳＲＡＭを使うことでＳＲＡＭ数およびＢＩＳＴ回路やテスト用外部端子が減らせ、コストの削減ができる。 - 特許庁

This circuit is provided with a memory which outputs stored data through n-bit data output pins and a BIST unit.例文帳に追加

保存されたデータをｎビットデータ出力ピンを通じて出力するメモリ及びＢＩＳＴ部を備えている。 - 特許庁

To obtain a high-detection rate while expecting effects by a reduction in the number of pins and an increase in the speed of testing by performing a logic BIST test.例文帳に追加

ロジックＢＩＳＴテストを行なうことによるテストの高速化およびピン数削減の効果を期待しつつ、高検出率を得る。 - 特許庁

To provide a semiconductor integrated circuit capable of testing a high-speed memory at a real operation speed even when the operational speed of a BIST circuit is restricted.例文帳に追加

ＢＩＳＴ回路の動作速度を抑えても実動作速度で高速メモリのテストを実施できる半導体集積回路を提供する。 - 特許庁

To independently implement BIST and BISR and test and repair by an external tester by an another instruction signal.例文帳に追加

別途の命令信号によりＢＩＳＴ及びＢＩＳＲの遂行と外部テスタによるテスト及びリペアが独立的に全て可能であるようにする。 - 特許庁

To allow a BIST (Built-In Self Test) circuit used for a manufacturing test of a LSI internal memory, to be used for initializing a cache memory also.例文帳に追加

ＬＳＩ内部メモリの製造テストに用いられるＢＩＳＴ（Build-In Self Test）回路をキャッシュメモリの初期化にも使用できるようにする。 - 特許庁

The bits inversion circuit 14 is provided in the BIST circuit 1, and a part of bits in write-in data is inverted based on a failure insertion indicating signal.例文帳に追加

ＢＩＳＴ回路１にビット反転回路１４を設けて、故障挿入指示信号に基づいて、書き込みデータの一部のビットを反転させる。 - 特許庁

The BIST circuit 100 generates the redundant code of a faulty memory cell corresponding to the defective memory cell based on the result of the operation test.例文帳に追加

ＢＩＳＴ回路１００は、動作テスト結果に基づいて、欠陥メモリセルに対応する不良メモリセルを冗長コードを生成する。 - 特許庁

To provide a semiconductor IC circuit which accomplishes a BIST(built in self test), whitout having to provide an exclusive test terminal.例文帳に追加

テスト専用端子を設けることなくＢＩＳＴ（Built In Self Test）を行うことができる半導体集積回路を提供する。 - 特許庁

When the supply voltage to the memory 103 becomes stable, the controller 101 requests a memory BIST 104 to perform a memory test.例文帳に追加

メモリ１０３への供給電圧が安定したら、コントローラ１０１はメモリＢＩＳＴ１０４に対してメモリテストを要求する。 - 特許庁