「bist」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

To provide a new method and a device for reducing the complicity and hardware of an IC tester and simultaneously reducing test circuit overhead in an integrated circuit without sacrificing DFT and BIST functions.例文帳に追加

ＩＣテスタの複雑性及びハードウエアを低減すると同時に集積回路中の試験回路オーバーヘッドをＤＦＴ及びＢＩＳＴ機能を犠牲にすることなく低減する為の新規な方法及び装置を提供する。 - 特許庁

To provide a test circuit for a semiconductor memory and a semiconductor memory device having an operation verifying function of a built-in self- test circuit (BIST circuit) or a built-out self-test circuit (BOST).例文帳に追加

内臓自己テスト回路（ＢＩＳＴ回路）または外付自己テスト回路（ＢＯＳＴ回路）の動作検証機能を持った半導体メモリのテスト回路および半導体メモリデバイスを提案する。 - 特許庁

That is, a circuit for generating the CT value in order, a circuit for making a BIST (Built In Self Test) circuit operate and holding its result (right or wrong value) and a circuit for controlling them are held in the macro.例文帳に追加

すなわち、ＣＴ値を順次生成する回路、ＢＩＳＴ(Built In Self Test)回路を動作させその結果（正否値）を保持する回路、それらを制御する回路をマクロ内に保有する。 - 特許庁

Based on a timing analysis under the logic BIST mode, a scan flip-flop with a selector is arranged with insertion at a place where a testing error occurs, and the path where the timing error occurs is pipelined.例文帳に追加

ロジックＢＩＳＴモードにおけるタイミング解析に基づいてタイミングエラーの発生箇所に、セレクタ付きスキャンフリップフロップを挿入配置することで、そのタイミングエラー発生パスをパイプライン化する。 - 特許庁

The data input circuit 4 generates test bit data 16, 17 by the bit number per one word of the memory 2A from respresentative one bit data 13 from the BIST sub-circuit 1 to be written in the memory 2A.例文帳に追加

データ入力回路４は、ＢＩＳＴサブ回路１からの代表１ビットデータ１３からメモり２Ａ等の１語当りのビット数だけのテストビットデータ１６，１７を生成しメモり２Ａ等に書き込む。 - 特許庁

The semiconductor integrated circuit comprises sequential circuits 1 to 3, combinational circuits 4, 5, a scan test circuit 6, a storage circuit 7, a BIST circuit 8, and a selection circuit 9.例文帳に追加

この発明は、順序回路１〜３と、組み合わせ回路４、５と、スキャンテスト回路６と、記憶回路７と、ＢＩＳＴ回路８と、選択回路９とを備えている。 - 特許庁

A semiconductor integrated circuit 1 comprises at least one memory 21 for storing data, and at least one BIST (Built-In Self Test) circuit 10 for testing the memory 21.例文帳に追加

半導体集積回路１は、データを記憶する少なくとも１つのメモリ２１と、メモリ２１をテストする少なくとも１つのＢＩＳＴ（Ｂｕｉｌｔ−Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）回路１０と、を備える。 - 特許庁

A clock for reading the output response of an external device 102 of a BIST circuit 107 is provided with a clock phase adjusting section 110 for automatically adjusting the phase of the clock.例文帳に追加

ＢＩＳＴ回路１０７の外部デバイス１０２の出力応答を読み出すためのクロックに、クロックの位相を自動調整するクロック位相調整部１１０を具備する。 - 特許庁

The BIST comparator is placed in e.g. an in-craft computer 142, a processing module 165 in a routing processor 140, or a demodulator 122 in a reception ground terminal 120.例文帳に追加

ＢＩＳＴ比較器は、例えば、機内コンピュータ１４２、ルーティング・プロセッサ１４０内の処理モジュール１６５、または受信地上端末１２０内の復調器１２２内に配置することができる。 - 特許庁

To obtain a semiconductor device in which processing of relieving analysis can be simplified and circuit scale of an analyzing function can be reduced with defective information of a redundant part taken into consideration in a BIST circuit incorporating an analyzing function.例文帳に追加

解析機能搭載のＢＩＳＴ回路において、冗長部の不良情報の取り扱いを考慮することにより、救済解析の処理を簡略化すると共に、解析機能の回路規模を縮小させることができる半導体装置を得る。 - 特許庁

To provide a semiconductor device for reducing the number of input terminals for applying a stress for burn-in to a circuit where no operation tests by a BIST circuit are to be made.例文帳に追加

ＢＩＳＴ回路による動作テストを行わない回路に対してバーンインのストレスをかけるための入力端子を削減できる半導体装置を提供する。 - 特許庁

When a temperature detecting circuit 208 detects an abnormal temperature, a BIST circuit 206 suppresses the heating values of the chips by stopping prescribed time test on waiting time.例文帳に追加

ＢＩＳＴ回路２０６は温度検知回路２０８によって温度異常が検出されると所定の待ち時間自己テストを停止しチップの発熱量を抑える。 - 特許庁

To provide a semiconductor integrated circuit with a built-in memory in which defect analysis by a device actual operation frequency can be easily realized using an internal BIST circuit and an external memory tester.例文帳に追加

内部のＢＩＳＴ回路と外部のメモリテスタを用いて、デバイス実動作周波数での不良解析が容易に実現できるメモリ内蔵半導体集積回路を提供する。 - 特許庁

The processing device conducts a test of the programmable device, and the processing device conducts a test of the memory device using a built-in self-test circuit (BIST) that the programmable device actualizes.例文帳に追加

前記プログラマブルデバイスのテストは前記プロセッシングデバイスが行い、前記メモリデバイスのテストは前記プログラマブルデバイスに実現したビルトインセルフテスト回路（ＢＩＳＴ）を用いて前記プロセッシングデバイスが行う。 - 特許庁

To provide an analog BIST (Built in self-test) circuit capable of controlling by a digital signal, reducing cost for a shipping test, and shortening a period for characteristic evaluation, and to provide an electronic system using the circuit.例文帳に追加

デジタル信号による制御を可能とし、出荷試験の費用削減および特性評価の期間を短縮することができるアナログＢＩＳＴ回路およびそれを用いた電子システムを提供する。 - 特許庁

To provide a method of monitoring a heat treatment system in real time by using a built-in self-test (BIST) table for detecting, diagnosing and/or predicting a failure condition and/or the deterioration of performance.例文帳に追加

不具合条件かつ／または性能劣化を検出、診断、かつ／または予知するため、内蔵自己テスト（ＢＩＳＴ）テーブルを用いて、熱処理システムを実時間でモニタする方法を提供する。 - 特許庁

The BIST unit receives the selection commanding signal and outputs the enable signal, and at the same time, regulates the output voltage of the testing voltage source to a predetermined level, on the basis of the compared result.例文帳に追加

ＢＩＳＴ装置は選択指示信号を受信してイネーブル信号を出力にすると共に、比較結果に基づいてテスト電圧源の出力電圧を所定の電圧に調整する。 - 特許庁

To provide a test circuit, for example a BIST(Built-In Self Test) circuit, capable of testing any circuit to be tested (for example, a high speed semiconductor memory) easily with the actually working frequency.例文帳に追加

テスト回路（例えば、ＢＩＳＴ（Ｂｕｉｌｔ−Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）回路）において、被テスト回路（例えば、高速の半導体メモリ）を実動作周波数で容易にテストする。 - 特許庁

Before the start of a test, a pattern generating instruction is loaded to a pattern generation instruction storage circuit 110 and a pattern edit instruction is loaded to a pattern edit instruction storage circuit 120 respectively via a BIST control circuit 310.例文帳に追加

テスト開始前までに、ＢＩＳＴ制御回路３１０を介して、パターン発生命令記憶回路１１０にパターン発生命令が、パターン編集命令記憶回路１２０にパターン編集命令が、それぞれロードされる。 - 特許庁

When a register 1 or the like is not operated, an instruction is sent to a test pattern generator 2 from a BIST controller 3, and the test pattern is sent to a circuit of the part that is not used.例文帳に追加

レジスタ１等が動作していない場合、ＢＩＳＴコントローラ３からテストパタン生成器２に指示を送り、テストパタンを未使用部回路に送出する。 - 特許庁

After making all the memory cells 21 into data of "1", the BIST module applies a pulse-shaped voltage having substantially the same time width as the readout time of the memory cells 21, at the same timing for a prescribed period.例文帳に追加

ＢＩＳＴモジュールは、全部のメモリセル２１を「１」のデータとした後、メモリセル２１の読出時間とほぼ同じ時間幅のパルス形状の電圧を、同時期に所定時間、印加する。 - 特許庁

An operation test is performed by an external test device 1, a BIST 4 formed in a chip 2, and a BOST 3 arranged between the external test device 1 and the chip 2.例文帳に追加

外部試験装置１と、チップ２内に形成されるＢＩＳＴ４と、外部試験装置１とチップ２との間に介在されるＢＯＳＴ３とでチップ２の動作試験が行われる。 - 特許庁

The semiconductor integrated circuit comprises scan FFs 1a to 1m, selectors 2a to 2e, delay adjusting circuits 3a to 3d, combination circuits 10a to 10c, the memory 11, and a BIST 12.例文帳に追加

スキャンＦＦ１ａ〜１ｍと、セレクタ２ａ〜２ｅと、遅延調整回路３ａ〜３ｄと、組合せ回路１０ａ〜１０ｃと、メモリ１１と、ＢＩＳＴ１２とを有する。 - 特許庁

To easily and efficiently perform inspection by using an inspection method other than BIST systems on an interface portion in a single LSI chip (interface portion with external connection terminals disposed on the periphery of the chip, in particular).例文帳に追加

一つのＬＳＩチップにおけるインタフェース部分（特に、チップ周辺に配置された外部続端子とのインタフェース部分）について、ＢＩＳＴ方式以外の検査手法を用いて、容易かつ効率的に検査を行うことを可能とする。 - 特許庁

To execute cell continuous transition tests for memory circuits having different sizes by one BIST circuit, and to test memory circuits having memory cells which are not the power of 2 in total.例文帳に追加

１つのＢＩＳＴ回路により異なるサイズのメモリ回路に対してセル連続遷移テストを実行できるようにすると共に、２の階乗でないメモリセル数のメモリ回路が混在する場合にも対応可能にする。 - 特許庁

To provide a semiconductor integrated circuit, which has a circuit to be tested composed of plural memory cells and a BIST(built-in self test) circuit, wherein the circuit to be tested can be made compact.例文帳に追加

複数のメモリセルからなる被試験回路とＢＩＳＴ回路とを有する半導体集積回路であって、被試験回路を小型化可能な半導体集積回路を提供する。 - 特許庁

The JTAG mechanism 43 is connected to a BIST(built in self test) control circuit 44 for controlling a pseudo random code string generating circuit 41 and a pseudo random code string collating circuit 42.例文帳に追加

ＪＴＡＧメカニズム４３は擬似ランダム符号生成回路４１及び擬似ランダム照合回路４２の制御を司るＢＩＳＴ制御回路４４に接続されている。 - 特許庁

To evade the increase of chip size of a semiconductor device and to suppress the rise of manufacturing costs even when the scale of a BIST circuit is increased in accordance with the increase of the scale of a circuit to be tested in the semiconductor device.例文帳に追加

半導体装置の試験対象回路の規模増大に対応してＢＩＳＴ回路の規模も増加する場合においても、半導体装置のチップサイズの増大を回避し、製造コストの上昇を抑える。 - 特許庁

This semiconductor memory is provided with a BIST(built-in self test) computing unit 14 and a special algorithm for a defective memory cell, word line, and a bit line, and a redundant memory cell, a bit line, and a word line are determined.例文帳に追加

故障したメモリセル、ワードラインならびにビットラインのために、ＢＩＳＴ計算ユニット１４および特別なアルゴリズムを用いて、冗長的なメモリセル、ビットラインならびにワードラインを求める。 - 特許庁

The BIST circuit 11 has a function in which the prescribed marker signal Ms having the same phase as the test result signal Ts is generated instead of the test result signal Ts prior to generation of the test result signal Ts.例文帳に追加

ＢＩＳＴ回路１１は、テスト結果信号Ｔｓの生成に先立って、テスト結果信号Ｔｓの代わりにテスト結果信号Ｔｓと同一の位相を有する所定のマーカ信号Ｍｓを生成する機能を有する。 - 特許庁

In BIST[A], [B], MEM is divided into a plurality of segments SEG0 to SEG 3 and managed, PNT0[A] to PNT3[A], PNT0[B] to PNT3[B] are provided corresponding to this SEG0 to SEG3.例文帳に追加

ＢＩＳＴ［Ａ］，［Ｂ］は、ＭＥＭを複数のセグメントＳＥＧ０〜ＳＥＧ３に分割して管理し、ＰＮＴ０［Ａ］〜ＰＮＴ３［Ａ］，ＰＮＴ０［Ｂ］〜ＰＮＴ３［Ｂ］は、このＳＥＧ０〜ＳＥＧ３に対応して設けられる。 - 特許庁

To provide a failure detection circuit and a failure detection method capable of easily detecting the failure with a test pattern prepared in a memory BIST circuit.例文帳に追加

メモリＢＩＳＴ回路が持つテストパターンにより容易に故障検出することが可能な故障検出回路、および故障検出方法を提供する。 - 特許庁

An IC chip 20 is made up of a PLL(phase-lock loop) circuit 3 for supplying a system clock, a logic circuit 4 to be tested at an actual operation speed, and a BIST circuit 5 for compression-storing a test result as test result data 17.例文帳に追加

ＩＣチップ２０は、システムクロックを供給するＰＬＬ回路３、実動作速度によるテストされる論理回路４、及び、テスト結果をテスト結果データ１７として圧縮格納するＢＩＳＴ回路５で構成される。 - 特許庁

A BIST chip 7 recognizes the kind of CPU chip 1 and the memory size and the like of a memory chip 3 based on identifiers obtained from an ID chip 5 and provides a processing means with these information.例文帳に追加

ＩＤチップ５から得られた識別子に基づいて、ＢＩＳＴチップ７が、当該半導体装置に搭載されているＣＰＵチップ１の種類とメモリチップ３の記憶サイズ等を認識し、これらの情報を処理手段に提供する。 - 特許庁

When the same test signal is inputted from a BIST controller 180 into each digital filter 150a-150c, existence of an abnormal circuit can be detected based on the comparison result by the comparator circuit 160a-160c.例文帳に追加

そして、ＢＩＳＴコントローラ１８０から各デジタルフィルタ１５０ａ〜１５０ｃに同一の試験用信号を入力すると、比較回路１６０ａ〜１６０ｃの比較結果を基に異常な回路の有無を検出することができる。 - 特許庁

A BIST circuit 2002 discriminates carrying out of relieving in a spare memory cell row, rather than in a spare memory cell column, when plural defective memory cells are detected in plural memory cells selected en bloc.例文帳に追加

ＢＩＳＴ回路２００２は、一括して選択された複数のメモリセル中に複数の不良メモリセルが検出された場合、予備のメモリセル列ではなく、予備メモリセル行での救済を行なうことを判定する。 - 特許庁

This semiconductor integrated circuit device is provided with a cache BIST controller 204 for performing the function test of a cache memory including a function test unique to a cache memory, and for diagnosing the defective part of the cache memory 202.例文帳に追加

キャッシュメモリ固有の機能テストを含めたキャッシュメモリの機能テストを実行しキャッシュメモリ２０２の不良個所を診断するキャッシュＢＩＳＴコントローラ２０４を設ける。 - 特許庁

To improve the area overhead of a memory test circuit by reducing the number of scan FFs for storing a compared result of an output of each bit with an expected value in a BIST circuit for a RAM for instance.例文帳に追加

例えばＲＡＭに対するＢＩＳＴ回路内でビット毎の出力と期待値との比較結果を保持するスキャンＦＦの数を削減し、メモリテスト回路の面積オーバヘッドを改善する。 - 特許庁

To shorten the verification time of logic verification of a logic BIST mechanism by decreasing the number of internal events of logic generated when scan chains are loaded and unloaded.例文帳に追加

ロジックＢＩＳＴ機構の論理検証において、スキャンチェインのロード・アンロード時に発生するロジックの内部イベント数を削除して、検証時間の軽減を可能にする。 - 特許庁

Shifting to a BIST mode and restoring to a normal operation mode are indicated by combination of a signal inputted to an external terminal in a normal operation mode.例文帳に追加

ＢＩＳＴモード時への移行および通常動作モードへの復帰は、外部端子に通常動作モードにおいて入力される信号の組合わせによって指示される。 - 特許庁

To provide a memory test circuit having a BIST circuit, which is, for example, capable of reducing imbalances in application of DC stress to memory cells when used in burn-in test.例文帳に追加

ＢＩＳＴ回路を有するメモリテスト回路において、例えばバーンイン試験に利用する場合に、メモリセルへのＤＣストレス印加の偏りを抑制可能にする。 - 特許庁

A lighting display by an LED and an occurrence of a sound and a vibration by rotation of a thread motor, for example, inform an operator that a storage device is in a BIST mode.例文帳に追加

例えばＬＥＤによる点灯表示、スレッドモータの回転による音や振動の発生により、ストレージ装置がＢＩＳＴモードであることを操作者に知らせる。 - 特許庁

To reduce the number of 1-bit comparators by sharing 1-bit comparators of a signature analysis circuit in a plurality of data output bits and to decrease the size (the number of gates) in a BIST (Bit-In Self-Test) circuit.例文帳に追加

ＢＩＳＴ回路において、複数のデータ出力ビット間でシグネチャ解析回路の１ビット・コンパレータを共有することにより、１ビット・コンパレータの数を減らし、それによってサイズ（ゲート数）を削減すること。 - 特許庁

An LSI function mentioning level circuit 103 includes an RAM-BIST control circuit 101 and an RAM macro 105 for checking area verification, and the RAM macro 105 for checking area verification includes the RAM macro 102 and the RAM checking area verifying circuit 104.例文帳に追加

ＬＳＩ機能記述レベル回路１０３はＲＡＭ−ＢＩＳＴ制御回路１０１と検査領域検証用ＲＡＭマクロ１０５とを含み、検査領域検証用ＲＡＭマクロ１０５はＲＡＭマクロ１０２とＲＡＭ検査領域検証回路１０４を含むように構成する。 - 特許庁

Thus, the simulation of a semiconductor integrated circuit device having a BIST section is validly carry out only to the user circuit section in the semiconductor integrated circuit device, and to shorten the simulation time.例文帳に追加

これにより、ＢＩＳＴ部を持つ半導体集積回路装置のシミュレーションを半導体集積回路装置内のユーザ回路部に対してのみ有効に行うことができ、時間の短縮を図ることができるシミュレーション方法を提供できる。 - 特許庁