「bist」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

Test pattern data is generated based on this read out program data, and memory BIST is performed by comparing data read out after the test pattern data is written in a memory to be tested with expected value pattern data corresponding to the test pattern data.例文帳に追加

この読み出されたプログラムデータに基づいてテストパタンデータを生成し、被テスト対象メモリがテストパタンデータを書き込んだ後で読み出されたデータと、当該テストパタンデータに相当する期待値パタンデータとを比較することによりメモリＢＩＳＴを行う。 - 特許庁

To suppress an increase in circuit area in a semiconductor integrated circuit, and to each decrease the consumption electric power during scanning testing and during built-in self-testing of logic circuit (logic BIST), without affecting the function operating speed.例文帳に追加

半導体集積回路において、回路面積の増加を抑え、またファンクション動作速度に影響を与えることなく、スキャンテスト中及びロジック回路部分の組み込み自己テスト（ロジックＢＩＳＴ）中の消費電力を低減する。 - 特許庁

To provide a semiconductor integrated circuit device in which the device is constituted of a BIST circuit without changing its constitution, a decision on the result of target address access time performance and a decision on conventional function tests are simultaneously performed without providing needless external terminals.例文帳に追加

ＢＩＳＴ回路の構成を変更せずにそのままの構成にし、かつ余分な外部端子を設けずに目標アドレスアクセスタイム性能の合否判定を、従来の機能テスト判定と同時に判定させるようにした半導体集積回路装置を提供する。 - 特許庁

To reduce a test cost by performing a simultaneous collective contact to the entire chips on a wafer in high accuracy and low cost, allowing a Built In Self Test (BIST) to be most efficiently performed for a semiconductor integrated circuit using a built-in circuit.例文帳に追加

半導体集積回路の自己内臓回路によるセルフテスト（ＢＩＳＴ）を、最も効率よく実行するためのウエハー全チップ一括同時コンタクトを、高精度且つ低コストで行うことにより試験コストの低減を目的とする。 - 特許庁

Based on a first start signal Ss1 and a first halt signal Sh1, a clock signal control circuit 11a outputs a clock signal CK from a testing device, as a first internal clock signal ICK1, to an internal circuit 12a, a BIST circuit 13a and a delay control circuit 14a.例文帳に追加

クロック信号制御回路１１ａは、第１開始信号Ｓｓ１及び第１休止信号Ｓｈ１に基づいて、試験装置からのクロック信号ＣＫを第１内部クロック信号ＩＣＫ１として内部回路１２ａ、ＢＩＳＴ回路１３ａ、遅延制御回路１４ａに出力する。 - 特許庁

The electronic device 10 has BIST hardwares 102, 104 provided with a production test mode and a diagnostic testing mode, outputs a response signature by the production mode, and outputs a raw response data by the diagnostic test mode, when the scanning pattern is provided.例文帳に追加

電子デバイス（１００）は、生産テストモードと診断テストモードを備えたＢＩＳＴハードウェア（１０２、１０４）を有し、スキャンパターンを提供すると、生産テストモードで応答シグネチャを出力し、診断テストモードで生応答データを出力する。 - 特許庁

The BIST unit generates (k) preliminary failure signals having failure information indicating whether the test data correspond with the expected data or not, and outputs the (k) preliminary failure signals for (m) cycles of a clock signal, by outputting k/m preliminary failure signals each cycle as first through k/m failure signals.例文帳に追加

ＢＩＳＴ部はテストデータと予想データとが一致するか否かを表示する欠陥情報を有するｋ個の予備欠陥信号を発生させ、ｋ個の予備欠陥信号をクロック信号のｍサイクルの間、ｋ／ｍ個ずつ第１ないし第ｋ／ｍ欠陥信号として出力する。 - 特許庁

The testing circuit is arranged so that the data for selecting the test mode is fed from a tester 35 to a BISI control circuit 50 provided in a BIST circuit 40, and from the control circuit 50, the result of selecting the test mode is emitted synchronously with the test clock tck.例文帳に追加

テスタ３５から、テストモード選択用のデータをＢＩＳＴ回路４０内のＢＩＳＩ制御回路５０に入力すれば、この制御回路５０から、テストクロックｔｃｋに同期してテストモード選択結果が出力される。 - 特許庁

Then, a specific label, related to the defect scan test pattern is identified by the ATE 114, and (i) the second scanning test pattern is provided to the BIST hardwares 102, 104, (ii) and captures the raw response data, in the diagnostic mode.例文帳に追加

次に、ＡＴＥ（１１４）により、欠陥スキャンテストパターンと関連した固有ラベルを識別し、診断テストモードで、ｉ）第２のスキャンテストパターンをＢＩＳＴハードウェア（１０２，１０４）に提供し、ｉｉ）生応答データを捕捉する。 - 特許庁

To solve the problem that an erroneous measurement value is obtained by lying outside a BIST mode as an action mode for inspecting, or a inspection time is elongated when inspecting a physical layer of an SATA interface in an ODD and other storage device.例文帳に追加

ＯＤＤをはじめとするストレージ装置におけるＳＡＴＡインタフェース部の物理層の検査に際して、検査するための動作モードであるＢＩＳＴモードから外れて誤った測定値を得、或いは検査時間が増大する問題を解消する。 - 特許庁

Thereby, a redundancy relief determination test using the internal power source is enabled, and by executing a test of same speed with the real operation using a BIST, internal power error between test time and real operation time is resolved, and highly accurate redundancy relief determination of a marginal bit is realized.例文帳に追加

これにより内部電源を用いた冗長救済判定テストが可能となり、かつＢＩＳＴを用いて実動作と同速のテストを実行することで、テスト時と実動作時の内部電圧誤差を解消し、マージナルビットの高精度冗長救済判定を実現する。 - 特許庁

A BIST circuit 13A performs read-out of background data from an address to be tested, also, performs write-in/read-out of reversed data in which the background data are reversed for at least one part of the address to be tested.例文帳に追加

ＢＩＳＴ回路１３Ａは、テスト対象アドレスからバックグラウンドデータの読み出しを行い、かつ、テスト対象アドレスの少なくとも一部に対してバックグラウンドデータを反転させた反転データの書き込み／読み出しを行う。 - 特許庁

To provide a means by which wiring channel regions relating to signal distribution, quantity of buffers, FF, or the like, and the number of LSI pins can be reduced, and mounting to a chip can be facilitated, in a built-in type self test circuit (BIST) for testing a CAM-macro.例文帳に追加

ＣＡＭマクロをテストするための組み込み型自己テスト回路（ＢＩＳＴ）回路において、信号分配にかかわる配線チャネル領域、バッファ、ＦＦなどの物量およびＬＳＩピン数の削減を可能とし、チップへの実装を容易化する手段を提供するものである。 - 特許庁

To provide a BIST (built in self test) system using an ECC (error correction code) which corrects a single bit error in a given memory word with a given address and in which the ECC has the maximum number of bit errors which can be corrected for itself in the given memory word.例文帳に追加

所与のアドレスの所与のメモリ・ワード内の単一ビット誤りを訂正するＥＣＣを使用するＢＩＳＴシステムであって、前記ＥＣＣが、前記所与のメモリ・ワード内で自分が訂正できるビット誤りの最大数を有するＢＩＳＴシステムを提供すること。 - 特許庁

The clock phase adjusting section 110, before a test for the external device 102 by the BIST circuit 107, automatically adjusts the phase of the clock from a CLK-generating section 103, and setting the optimum phase of the clock.例文帳に追加

クロック位相調整部１１０がＢＩＳＴ回路１０７による外部デバイス１０２の検査の前に、ＣＬＫ生成部１０３からのクロックの位相を自動調整して位相を設定することで、最適なクロックの位相を設定することが可能となる。 - 特許庁

When an internal enable signal 13 is outputted from the PLL circuit 3 to the BIST circuit 5, a test at the actual operation speed is started, corresponding to the phase lock time of the PLL circuit mounted in each IC, thus preventing useless idle time during the self testing of function.例文帳に追加

ＰＬＬ回路３が内部イネーブル信号１３をＢＩＳＴ回路５に出力することにより、ＩＣ個々に搭載されるＰＬＬ回路の位相ロック時間に対応して実動作速度によるテストが開始されるので、自己機能テスト中に無駄な空き時間が発生しない。 - 特許庁

When a failure detection signal S109 outputted from a two-input OR circuit OR1 of the memory output result analyzing circuit 3 is inputted to a diagnostic data transferring/storing circuit 16 of the BIST circuit 1, the diagnostic data transferring/storing circuit 16 starts its operation.例文帳に追加

メモリ出力結果解析回路３の２入力ＯＲ回路ＯＲ１から出力される故障検出信号Ｓ１０９がＢＩＳＴ回路１の診断データ転送・保存回路１６に入力されると、診断データ転送・保存回路１６は動作を開始する。 - 特許庁

To suppress the increase of the area of the semiconductor integrated circuit at a minimum by largely simplifying a comparator when using BIST technology at inspection, and to eliminate change operation in an inspection facility outside the semiconductor integrated circuit, with the changes in an objective circuit to be inspected.例文帳に追加

ＢＩＳＴ技術を用いた検査の際に、比較器を大幅に簡単化して半導体集積回路の面積の増加を最小限に抑え、かつ、検査対象回路の変更に伴う半導体集積回路外部の検査設備における変更作業を不要とすることを目的とする。 - 特許庁

In this case, a counter unit 15 is provided in the BIST computing unit 14, the counter unit counts up to the upper limit using the number of defective memory cells as a hit value, and when a hit value exceeds the upper limit, a corresponding word line or a bit line is replaced.例文帳に追加

この場合、ＢＩＳＴ計算ユニット１４にカウンタユニット１５が設けられており、このカウンタユニットは各アドレスごとに、故障したメモリセルの個数をヒット値として上限までカウントアップし、ヒット値が上限を超えると対応するワードラインまたはビットラインが置き換えられる。 - 特許庁

A BIST circuit 3 which tests the logic circuit 4 under test comprises a control circuit 11, a test pattern generation circuit 12, a first pattern generation circuit 13, a second pattern generation circuit 14, a signal compression pattern generation circuit 15 and a failure detection analysis circuit 16.例文帳に追加

被テスト回路である論理回路４をテストするＢＩＳＴ回路３には、制御回路１１、テストパターン発生回路１２、第１のパターン生成回路１３、第２のパターン生成回路１４、信号圧縮パターン生成回路１５、及び故障検出解析回路１６が設けられる。 - 特許庁

An external memory BIST 21, which tests a nonvolatile semiconductor memory which is an external memory, is provided with a bad block address management table having a function which monitors block addresses, stores bad block addresses and perform test control in a test of nonvolatile semiconductor memory 4.例文帳に追加

外部メモリである不揮発性半導体メモリをテストする外部メモリＢＩＳＴ２１には、不揮発性半導体メモリ４のテストにおいて、ブロックアドレスの監視、バッドブロックアドレスの格納、ならびにテスト制御などの機能を有するバッドブロックアドレス管理テーブルが設けられている。 - 特許庁

To increase the inspection efficiency of a semiconductor integrated circuit having an incorporated BIST circuit self-inspecting a memory part in a chip by making possible a check in arbitrary timing, without monitoring the pass/fail decision on the memory part all the times.例文帳に追加

メモリ部をチップ内部で自己検査するＢＩＳＴ回路を内蔵した半導体集積回路装置において、メモリ部のパス／フェイルの判定を常時監視していなくても任意のタイミングにおいてチェックできるようにして、検査効率を高める。 - 特許庁

The semiconductor integrated circuit includes: a DSP 1; first to third RAMs 3-5; a CS formation section 2 capable of outputting chip selecting signals S1-S3 and also functioning as an address conversion section; and a coincidence comparator circuit 6 capable of comparing the coincidence of each output of the first to third RAMs 3-5 at the BIST.例文帳に追加

ＤＳＰ１と、第１乃至第３のＲＡＭ３〜５と、チップセレクト信号Ｓ１〜Ｓ３を出力可能で、かつ、アドレス変換部としても機能するＣＳ生成部２と、ＢＩＳＴ時に第１乃至第３のＲＡＭ３〜５の各出力の一致を比較可能な一致比較回路６とを設ける。 - 特許庁

A defect-scan test pattern is identified in the production mode, (i) by providing the first scanning test pattern to the BIST hardwares 102, 104 from an ATE 114, and (ii) by comparing the response signature with a predicted response signature.例文帳に追加

生産テストモードで、ＡＴＥ（１１４）から、ｉ）第１のスキャンテストパターンをＢＩＳＴハードウェア（１０２，１０４）に提供し、ｉｉ）応答シグネチャと予想応答シグネチャとを比較して、欠陥スキャンテストパターンを識別する。 - 特許庁

Pattern edit and pattern generation are started according to the BIST control circuit 310 and an edit instruction processing circuit 130 reads the pattern edit instruction stored in the pattern edit instruction storage circuit 120 and edits the pattern generation instruction stored in the pattern generation instruction storage circuit 110.例文帳に追加

ＢＩＳＴ制御回路３１０に従ってパターン編集・パターン発生が開始され、編集命令処理回路１３０は、パターン編集命令記憶回路１２０に記憶されたパターン編集命令を読出し、パターン発生命令記憶回路１１０に記憶されたパターン発生命令の編集を行なう。 - 特許庁

To provide a semiconductor integrated circuit device in which the cost of a test can be reduced due to the cost reduction of a tester by reducing a capacity of an expected value memory in the tester, in the semiconductor integrated circuit device frovided with the memory with multiple bits of word lengths and a BIST (Build In Self Test) circuit for testing the memory.例文帳に追加

語長を複数ビットとするメモリと、該メモリのテストを行うためのＢＩＳＴ回路を備える半導体集積回路装置であって、テスタ内の期待値メモリの容量を削減し、テスタのコスト削減によるテストのコスト削減を図ることができる半導体集積回路装置を提供する。 - 特許庁

A plurality of registers 31-34 are coupled mutually so as to constitute a scan chain 30, a program code given from the outside through a common program terminal PROGA in serial is input to the scan chain 30, the program codes set to respective registers 31-34 are supplied to the corresponding BIST circuits 21-24.例文帳に追加

スキャンチェーン３０を構成するように複数のレジスタ３１〜３４を互いに連結し、外部から共通プログラム端子ＰＲＯＧＡを介してシリアルに与えられたプログラムコードをスキャンチェーン３０に入力し、各レジスタ３１〜３４に設定されたプログラムコードを対応するＢＩＳＴ回路２１〜２４へ供給する。 - 特許庁

A clock generating circuit includes a clock-generating unit 20 for generating a plurality of clocks having predetermined phase differences, respectively, from the phase of a reference clock; and a self-test circuit BIST for measuring phase differences of a pair of clocks whose phases are adjacent, among the plurality of clocks, respectively, in an operation test.例文帳に追加

クロック生成回路は，基準クロックの位相に対して所定の位相差をそれぞれ有する複数のクロックを生成するクロック生成ユニット２０と，動作テストのときに，複数のクロックのうち位相が隣接する１対のクロックの位相差をそれぞれ測定するセルフテスト回路ＢＩＳＴとを有する。 - 特許庁

A control circuit 40 generates various command for a memory cell array 30 in accordance with an internal command control signal and an internal address signal outputted by input switching circuits 50, 52, 54 for switching an input source of a command control signal and an address signal between external terminals 14, 16, 18 and a BIST circuit 100.例文帳に追加

コマンド制御信号およびアドレス信号の入力源を外部端子１４、１６、１８とＢＩＳＴ回路１００との間で切換えるための入力切換回路５０，５２，５４が出力する内部コマンド制御信号および内部アドレス信号に応じて、制御回路４０は、メモリセルアレイ３０に対する各種コマンドを生成する。 - 特許庁

At the burn-in time, the scan chain 11 is set in the enable state, based on a scan enable signal, and the scan chain 21 is set in the disenable state, based on the scan enable signal and a memory test start signal; and stress is applied simultaneously to the user logic circuit 10 by the scan test, and to the memory 40 by BIST.例文帳に追加

バーンイン時には、スキャンイネーブル信号に基づきスキャンチェーン１１がイネーブルに設定されると共に、スキャンイネーブル信号及びメモリテスト開始信号に基づきスキャンチェーン２１がディスイネーブルに設定され、ユーザロジック回路１０はスキャンテストにより、メモリ４０はＢＩＳＴにより同時にストレス印加される。 - 特許庁

The CS formation section 2 activates every chip selecting signals S1-S3 at the BIST with the result that the DSP 1 becomes accessible to all of the first to third RAMs 3-5 and the CS formation section 2 also changes address mapping so that each storage area of the first to third RAMs 3-5 in a virtual address space becomes the same address.例文帳に追加

ＣＳ生成部２は、ＢＩＳＴに際してチップセレクト信号Ｓ１〜Ｓ３のいずれをも活性化して、ＤＳＰ１が第１乃至第３のＲＡＭ３〜５の全てにアクセス可能となるようにし、かつ、仮想アドレス空間における、第１乃至第３のＲＡＭ３〜５の各記憶領域が同一アドレスとなるようアドレスマッピングを変更する。 - 特許庁

To a semiconductor tester 10 for general use constituted with test signal generation means 52, 53, 54 and 55, a data supply means, a data reading means, judging means and a control means 11, a special control signal generation means 12 and an interface means 13 for testing a semiconductor integrated circuit 16 incorporated BIST circuits 31 to 35 are provided.例文帳に追加

試験信号発生手段５２，５３，５４，５５、データ供給手段、データ読出手段、判定手段及び制御手段１１から構成される汎用的な半導体試験装置１０に対してＢＩＳＴ回路３１〜３５を内蔵した半導体集積回路１６を試験するための専用の制御信号発生手段１２及びインターフェイス手段１３を別個設けた。 - 特許庁

The semiconductor storage device includes: a memory cell array 11 composed of memory cells 21 arranged in a matrix; an X decoder 12 providing a prescribed voltage to gate terminals of the memory cells 21; a Y decoder 13 providing a prescribed voltage to source and drain terminals of the memory cells 21; and a BIST module performing the test by providing a signal to the X decoder 12 and the Y decoder 13.例文帳に追加

半導体記憶装置は、マトリックス状に配置されたメモリセル２１から構成されるメモリセルアレイ１１と、メモリセル２１のゲート端子を所定の電圧とするＸデコーダ１２と、メモリセル２１のソース端子及びドレイン端子を所定の電圧とするＹデコーダ１３と、Ｘデコーダ１２及びＹデコーダ１３に信号を与えて試験を行なうＢＩＳＴモジュールを有している。 - 特許庁

The TAP includes in its TAP block a linear feedback shift, register, a signature register with a plurality of inputs, a step counter, a shift counter, a step/shift controller, an MISR mask register, etc., and is capable of automatically creating BIST test patterns through the use of a TAP circuit and simultaneously loading them to a plurality of parallel scan paths over a whole digital circuit.例文帳に追加

ＴＡＰはそのＴＡＰブロック内に、線形フィードバックシフトレジスタ、複数入力のシグニチャレジスタ、ステップカウンタ、シフトカウンタ、ステップ／シフトコントローラ及びＭＩＳＲマスクレジスタ等を含み、ＴＡＰ回路を用いてＢＩＳＴ試験パターンを自動的に作成すると同時にこれらをデジタル回路全体にわたる複数の並列スキャンパスへとロードすることが出来る。 - 特許庁

The burn-in test is performed using a memory BIST circuit 202, designed so as to preliminarily perform all tests necessary for confirming the operation of a memory device 201 for not only enhancing the toggle ratio in the burn-in test of the memory device, but also to suppress the developing time of the burn-in testing.例文帳に追加

あらかじめメモリ装置２０１の動作確認のために必要な全ての試験を実施するように設計されたメモリＢＩＳＴ回路２０２を用いてバーインテストを行うことにより、メモリ装置のバーインテストにおけるトグル率を向上させると共に、バーインテストの開発時間を抑制することができる。 - 特許庁

To solve the problem on conventional BIST technology represented by STUMPS that a PRPG and a MISR are necessary for constructing the STUMPS in addition to a combined circuit to be tested and scan registers fundamental to scan test, resulting in an increase in the circuit area of a semiconductor integrated circuit to be mounted thereon.例文帳に追加

ＳＴＵＭＰＳに代表される従来のＢＩＳＴ手法技術では、テスト対象となる組合せ回路および、スキャンテストに必須なスキャンレジスタの他に、ＳＴＵＭＰＳを構成するために新たにＰＲＰＧ、ＭＩＳＲが必要で、これを搭載する半導体集積回路の回路面積が増大するという問題が生じる。 - 特許庁

This circuit is provided with a memory 10 provided with an additional memory cell for storing defective data bit information on a memory cell, a comparing circuit 20 comparing output data DATO of the memory 10 with its expected value EXP for each data bit, and a BIST circuit 30 generating a required and sufficient test input pattern for detecting the defect of memory cells constituting the memory 10 and the expected value EXP and controlling test sequence.例文帳に追加

メモリセルの不良データビット情報を格納するための付加メモリセルを備えたメモリ１０と、そのメモリ１０の出力データＤＡＴＯとその期待値ＥＸＰをデータビットごとに比較する比較回路２０と、そのメモリ１０を構成するメモリセルの不良を検出するために必要十分なテスト入力パターンおよび上記期待値ＥＸＰを発生しテストシーケンスをコントロールするＢＩＳＴ回路３０とを備えた。 - 特許庁

This circuit is provided with a normal circuit for performing a scan test, a BIST control circuit having a mode 1 in which operation is automatically stopped after writing a pattern in the memory and a mode 2 in which a value written from the memory is read and compared with the prescribed expected value, and a memory write prohibiting circuit fixing an input signal to the memory while the normal circuit is in a scan test.例文帳に追加

スキャンテスト可能な通常回路と、前記通常回路に接続されるメモリとを有する半導体回路において、前記メモリにパターンを書き込みして自動に停止するモード１と前記メモリから書き込んだ値を読み出して所定の期待値と比較するモード２とを有するＢＩＳＴ制御回路と、通常回路がスキャンテストにある間、前記メモリへの入力信号を固定するメモリ書込禁止回路と、を備える構成とした。 - 特許庁