「bist」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

Relatively-short interconnect routing is employed between BIST elements in the tests on the RSB and RLB elements in the local area so that the BIST network can inhibit the delay and clock skew effect to the minimum.例文帳に追加

局部領域内のＲＳＢ要素およびＲＬＢ要素のテストはＢＩＳＴ要素の間に比較的短い相互接続ルーティングを使用することによってＢＩＳＴネットワークが遅延およびクロック・スキュー効果を最小限に抑えることを可能にする。 - 特許庁

Inside a logic chip 100, a signal-processing circuit 101, memory controller 102, BIST circuits 103, 104, BIST controller 105, EEPROM 106, register 107, EX-NOR circuit 108 and selection switch 109 are installed.例文帳に追加

ロジックチップ１００内に、信号処理回路１０１、メモリコントローラ１０２、ＢＩＳＴ回路１０３，１０４、ＢＩＳＴコントローラ１０５、ＥＥＰＲＯＭ１０６、レジスタ１０７、ＥＸ−ＮＯＲ回路１０８、選択スイッチ１０９を設ける。 - 特許庁

By providing the special control signal generation means 12 and the interface means 13 in this manner, tests can be made the BIST circuits 31 to 35 to conduct without allotting pins for the BIST circuits 31 to 35.例文帳に追加

このような専用の制御信号発生手段１２及びインターフェイス手段１３を設けることによって、ＢＩＳＴ回路３１〜３５に対するピン割り当てなどを行わなくてもＢＩＳＴ回路３１〜３５に試験を行わせることができる。 - 特許庁

An SRAM 1017 for storing test setting data for each externally designated test item and a BIST (built-in self-test) controller 1005 for reading out the test setting data stored in the SRAM and for executing the BIST, in parallel with the operation of storing the test setting data in the SRAM, are provided.例文帳に追加

外部から指定されるテスト項目毎のテスト設定データを蓄積するＳＲＡＭ１０１７と、前記テスト設定データをＳＲＡＭに蓄積する動作と平行して、ＳＲＡＭに蓄積された前記テスト設定データを読み出してＢＩＳＴを実行するＢＩＳＴコントローラ１００５とを備える。 - 特許庁

To permit easy trouble analyzing work at the outside of a circuit by outputting a number information of a pattern detecting a trouble or the positional information of a scan F/F if necessary to the outside of the circuit, when a test is effected employing a logic BIST circuit formed in an LSI.例文帳に追加

LSI に形成されたロジックBIST回路を用いてテストを行う際に、故障を検出したパターンの番号情報や必要に応じてスキャンF/F の位置情報を外部に出力させて外部で故障解析作業を容易に行うことを可能とする。 - 特許庁

To provide a semiconductor device in which expansion of a test pattern can be performed without changing design of BIST by enabling an operation test in which an address signal supplied from the outside is taken in, in addition to an operation test by BIST.例文帳に追加

ＢＩＳＴによる動作試験に加えて、外部から供給されるアドレス信号を取り込んだ動作試験を可能とすることにより、ＢＩＳＴを設計変更することなく試験パターンの拡充を図り得る半導体装置を提供する。 - 特許庁

A scan pass register in which flip-flops are connected in series in an integrated circuit is made to a memory for BIST command, a flip-flop is selected by an address specifying signal from an address decoder, and program data for BIST execution command is read out.例文帳に追加

集積回路中のフリップフロップを直列に連結したスキャンパスレジスタをＢＩＳＴ命令用メモリとし、アドレスデコーダからのアドレス指定信号によりフリップフロップを選択してＢＩＳＴ実行命令用プログラムデータを読み出す。 - 特許庁

A test pattern for pattern dependency test is stored in the BIST 4, and a test pattern for timing dependency test is stored in the BOST 3, and the pattern dependency test and the timing dependency test are performed by using the BOST 3 and the BIST 4.例文帳に追加

パターン依存試験用試験パターンがＢＩＳＴ４に格納され、タイミング依存試験用試験パターンがＢＯＳＴ３に格納されて、ＢＯＳＴ３及びＢＩＳＴ４を使用して、パターン依存試験及びタイミング依存試験が行われる。 - 特許庁

In the semiconductor storage device 101, in addition to a BIST circuit 103 for testing a memory, a RA circuit 104 is incorporated to obtain a saving solution for replacing a defective cell by a redundant circuit based on a test result (fail data) obtained by the BIST circuit 103.例文帳に追加

半導体記憶装置１０１内に、メモリをテストするＢＩＳＴ回路１０３の他に、ＢＩＳＴ回路１０３が求めたテスト結果（フェイルデータ）に基づいて不良セルを冗長回路に置き換える救済解を求めるＲＡ回路１０４を内蔵する。 - 特許庁

For example, a memory circuit MEM such as a multi-port RAM and a BIST circuit (BIST[A],[B]) performing tests of each port PO[A], PO[B] of the MEM are provided, pointers PNT0[A] to PNT3[A], PNT0[B] to PNT3[B] are provided corresponding to PO[A], PO[B].例文帳に追加

例えば、マルチポートＲＡＭ等の記憶回路ＭＥＭと、ＭＥＭの各ポートＰＯ［Ａ］，ＰＯ［Ｂ］のテストを行うＢＩＳＴ回路（ＢＩＳＴ［Ａ］，［Ｂ］）を設け、ＰＯ［Ａ］，ＰＯ［Ｂ］に対応してポインタＰＮＴ０［Ａ］〜ＰＮＴ３［Ａ］，ＰＮＴ０［Ｂ］〜ＰＮＴ３［Ｂ］を設ける。 - 特許庁

The difference between the scanning BIST architecture of the conventional technology and the low electric power scanning BIST architecture is that a known scanning passage is corrected to a scanning passage 502 and an adapter circuit 504 is inserted into a control passage 114 between the controller 110 and the scanning passage 502 for inserting a scanning passage A506, a scanning passage B508 and a scanning passage C510.例文帳に追加

従来技術の走査ＢＩＳＴアーキテクチャと、低電力走査ＢＩＳＴアーキテクチャとの間の違いとしては、走査経路Ａ５０６、走査経路Ｂ５０８および走査経路Ｃ５１０を挿入するために、周知の走査経路を走査経路５０２に修正したこと、およびコントローラ１１０と走査経路５０２との間の制御経路１１４内にアダプタ回路５０４を挿入したこと等がある。 - 特許庁

When judging it to be ineffective, the microcomputer 202 makes the CPU 201 repeat BIST while varying applied voltage to the CPU 201 and the microcomputer 202 decides the operable minimum voltage based on the result of BIST and a CPU- measuring temperature, sets the applied voltage of the CPU 201 in accordance with the operable minimum voltage information and stores it in the memory 206.例文帳に追加

一方、無効と判断した場合、マイコン２０２は、ＣＰＵ２０１への印加電圧を変化させながらＣＰＵ２０１にＢＩＳＴを繰り返し行わせ、マイコン２０２は、ＣＰＵ２０１でのＢＩＳＴの結果と、ＣＰＵ測定温度に基いて、動作可能最小電圧を決定し、ＣＰＵ２０１の印加電圧を動作可能最小電圧情報に従って設定し、メモリ２０６に格納する。 - 特許庁

To improve the test quality, when test data are random numbers in a test method of a scanning base, by detecting a circuit description in an RTL where a failure is hardly detected by the test data of pseudo random numbers applied from the pseudo random number generator of a logic BIST, and alarming a designer to support the RTL improvement for the logic BIST.例文帳に追加

ロジックＢＩＳＴの擬似乱数発生器から印加される擬似乱数のテストデータによって故障検出がされにくいＲＴＬ中の回路記述を検出して、設計者に警告し、ロジックＢＩＳＴ向けのＲＴＬ改善を支援し、スキャンベースのテスト法においてテストデータが乱数であるときのテスト品質を向上させること。 - 特許庁

A BIST circuit comprises: an address and control signal generator generating an address and a control signal responding to the control of a BIST controller; a test data generator generating test data; and a fail detector determining whether data outputted from the same address of the memory are the same mutually or not and detecting the propriety of the fail of a memory.例文帳に追加

ＢＩＳＴ回路はＢＩＳＴコントローラの制御に応答してアドレスおよび制御信号を発生するアドレスおよび制御信号発生器と、テストデータを発生するテストデータ発生器と、メモリの同一のアドレス領域から出力されたデータが互いに同一であるか否かを判断してメモリのフェイルの可否を検出するフェイル検出器とを含む。 - 特許庁

When the RAM-BIST control circuit 101 is operated by a logical simulator 100 to check the RAM macro 102, an address, input data, chip enable and write enable generated by the RAM-BIST control circuit 101 are monitored by an RAM checking area verifying circuit 104, and the decision of an area to be checked is executed in every test sequence.例文帳に追加

論理シミュレータ１００によりＲＡＭ−ＢＩＳＴ制御回路１０１を動作させてＲＡＭマクロ１０２を検査する際に、ＲＡＭ−ＢＩＳＴ制御回路１０１が生成するアドレス、入力データ、チップイネーブル、ライトイネーブルをＲＡＭ検査領域検証回路１０４でモニタし、テストシーケンスごとに被検査領域の判定を行う。 - 特許庁

To provide a semiconductor device configured by loading an ECC (Error Correcting Code) circuit and a BIST (Built In Self Test) circuit on a memory configured to surely correct an error by the ECC circuit in an activated state of the ECC circuit and the BIST circuit at a test, and conducting sufficient screening for the ECC circuit and the critical path of the memory.例文帳に追加

メモリにＥＣＣ回路とＢＩＳＴ回路とを搭載して構成された半導体装置において、テスト時に、ＥＣＣ回路とＢＩＳＴ回路とが活性化された状態で、ＥＣＣ回路によるエラー訂正が必ず行われるように構成され、ＥＣＣ回路やメモリのクリティカルパスなどの十分なスクリーニングを行うことができる、半導体装置を提供することを目的とする。 - 特許庁

Therefore, a decision on the result of address access time performance of the memory circuit 100 and a function test of the memory circuit 100 can be simultaneously performed in a test step without adding new external terminals by providing the speed decision circuit 120 in a semiconductor integrated circuit device incorporating the BIST circuit 110.例文帳に追加

これにより、スピード判定回路120を、BIST回路110を内蔵した半導体集積回路装置に設けることで、新たな外部端子を追加をすることなく、半導体集積回路装置のテストの段階において、メモリ回路100の機能テストと同時に、メモリ回路100のアドレスアクセスタイム性能の合否を判定することができる。 - 特許庁

The semiconductor device includes a SRAM 12 being a test object circuit, an input terminal 13 to which a tester clock signal Tc1 is input from the outside, a BIST circuit 11 performing a logical test of the SRAM 12 for each cycle of the tester clock signal Tc1, and an output terminal 15 outputting a test result signal Ts indicating a test result in the BIST circuit 11 to the outside.例文帳に追加

テスト対象回路であるＳＲＡＭ１２と、外部からテスタクロック信号Ｔｃｌを入力する入力端子１３と、テスタクロック信号Ｔｃｌのサイクル毎にＳＲＡＭ１２の論理的なテストを行うＢＩＳＴ回路１１と、ＢＩＳＴ回路１１におけるテスト結果を表すテスト結果信号Ｔｓを外部に出力する出力端子１５と、を備える。 - 特許庁

The BIST circuit 40 generates the address signals having the different address spaces in accordance with such an operating mode that the number of memory banks becoming storing objects of data differs.例文帳に追加

ＢＩＳＴ回路４０は、データの記憶対象となるメモリバンクの数が異なる動作モードに応じて、アドレス空間の異なるアドレス信号を発生する。 - 特許庁

The multiplexer connected to the testing voltage source receives an enable signal from the BIST unit, and the testing voltage source outputs the testing voltage, on the basis of the enable signal.例文帳に追加

テスト電圧源に接続したマルチプレクサがＢＩＳＴ装置からイネーブル信号を受信し、イネーブル信号に基づいてテスト電圧源がテスト電圧を出力する。 - 特許庁

To provide a semiconductor testing circuit capable of testing the operation of a semiconductor testing circuit (BIST circuit) itself and also testing the operation of a circuit to be tested directly.例文帳に追加

外部端子数を増やすことなく、半導体テスト回路（ＢＩＳＴ回路）自体の動作テストと、被テスト回路に対してダイレクトに動作テストを可能にする。 - 特許庁

This semiconductor memory device includes a CPU core circuit, a bus connected to the CPU core circuit, and a memory BIST circuit for performing a memory test according to a command supplied through the bus from the CPU core circuit.例文帳に追加

半導体記憶装置は、ＣＰＵコア回路と、ＣＰＵコア回路に接続されるバスと、ＣＰＵコア回路からバスを介して供給される命令に応じてメモリ試験を実行するメモリＢＩＳＴ回路を含むことを特徴とする。 - 特許庁

In this semiconductor circuit, the memory is accessed from the outside terminal via the route for the memory isolation test after the memory is initialized by the execution of memory BIST.例文帳に追加

この半導体集積回路では、メモリＢＩＳＴの実行によりメモリが初期化された後、メモリアイソレーションテスト用の経路を介して外部端子からメモリにアクセスされる。 - 特許庁

The integrated circuit 1 comprises the memory block 10 including a RAM macro 2, a first and a second scanning circuit 7, 8 having a plurality of scanning flip-flop (FF), and a parallel access memory BIST circuit 3.例文帳に追加

集積回路１は、ＲＡＭマクロ２を含むメモリブロック１０と、複数のスキャンフリップフロップ（ＦＦ）を有する第１及び第２のスキャン回路７、８と、パラレルアクセスメモリＢＩＳＴ回路３とを有する。 - 特許庁

In this DRAM mixed-loading ASIC, a DRAM core 12, and a BIST circuit 15 for inspecting the DRAM core 12 are built into a DRAM macro 2.例文帳に追加

本発明によるＤＲＡＭ混載ＡＳＩＣでは，ＤＲＡＭマクロ２に，ＤＲＡＭコア１２と，そのＤＲＡＭコア１２を検査するＢＩＳＴ回路１５とが組み込まれている。 - 特許庁

A memory BIST circuit 4 where semiconductor chips 2 are used for a die sorting test, and contact pads 8 exclusive for testing are formed on dicing regions 3 separating the adjacent semiconductor chips 2.例文帳に追加

隣接する半導体チップ２間を分離するダイシング領域３上に、前記半導体チップ２をダイソート・テストに使用するメモリＢＩＳＴ回路４およびそのテスト専用コンタクトパット８を形成する。 - 特許庁

The BIST logic circuit is operated in a normal mode or a test mode in response to control data received through a system bus to output test result data in the test mode.例文帳に追加

ＢＩＳＴロジック回路は、システムバスを介して受信される制御データに応答してノーマルモードまたはテストモードで動作し、テストモードでテスト結果データを出力する。 - 特許庁

The testing circuit BIST includes a variable current source 10, a voltage comparator 11, controllers 12, 16, and a supply circuit 14 for supplying an output current Iout to the internal circuit FLM.例文帳に追加

テスト回路ＢＩＳＴは、可変電流源１０、電圧比較器１１、コントローラ１２、１６、出力電流ＩｏｕｔをＦＬＭに供給する供給回路１４を含む。 - 特許庁

To provide a failure diagnosis device without constraint of operating states in semiconductor integrated circuit devices equipped with a BIST circuit of the space compression system.例文帳に追加

空間圧縮方式のＢＩＳＴ回路を備えた半導体集積回路装置における動作状態の制限がない故障診断装置を提供すること。 - 特許庁

This integrated circuit 1 has the memory block 10 having a RAM macro 2, the first and second scanning circuits 7, 8 having a plurality of scanning flip-flops (FF), and a serial access memory BIST circuit 3.例文帳に追加

集積回路１は、ＲＡＭマクロ２を含むメモリブロック１０と、複数のスキャンフリップフロップ（ＦＦ）を有する第１及び第２のスキャン回路７、８と、シリアルアクセスメモリＢＩＳＴ回路３とを有する。 - 特許庁

The BIST unit writes test data in the memory, and by comparing the test data output from the memory with expected data, determines a failure cell address in the memory.例文帳に追加

ＢＩＳＴ部はメモリにテストデータを書き込み、メモリから出力されるテストデータと予想データとを比較してメモリ内部の欠陥セルアドレスを判断する。 - 特許庁

To execute inspection in plural times on a circuit to be inspected without requiring a long time in a semiconductor integrated circuit having a BIST circuit and also to enable an individual recognition of inspection result of each time.例文帳に追加

ＢＩＳＴ回路を有する半導体集積回路において、長時間を要することなく、被検査回路に対して複数回検査を実行し、かつ、各回の検査結果を個別に認識可能にする。 - 特許庁

When the mode changeover signal BIST_MODE shows a result readout mode, the inspection result storage circuit 8 outputs the inspection result being stored.例文帳に追加

そして、モード切替信号ＢＩＳＴ＿ＭＯＤＥが結果読み出しモードを示すときは、検査結果格納回路８は格納している検査結果を出力する。 - 特許庁

To secure interface between a built-in BIST circuit and other internal circuits in a semiconductor memory without adding special interface specifications.例文帳に追加

特別なインタフェース仕様の追加を伴わずに、内蔵するＢＩＳＴ回路と半導体記憶装置内の他の内部回路との間のインタフェースを確保する。 - 特許庁

A sense amplifier 18 reads out test information selected by the decoder 24B for BIST from the test signal storage part 24A, and a test signal register 19 holds the test information.例文帳に追加

センスアンプ１８は、テスト信号記憶部２４ＡからＢＩＳＴ用デコーダ２４Ｂにより選択されたテスト情報を読み出し、テスト信号レジスタ１９は読み出したテスト情報を保持する。 - 特許庁

To provide a built-in self-test(BIST) system that tests normality of data transmission at a payload level in a satellite communication system and of a communication satellite in the system.例文帳に追加

衛星通信システムおよびシステム内の通信衛星のペイロード・レベルにおいて、データ伝送の正常性を検査する内部自己検査（ＢＩＳＴ）システムを提供する。 - 特許庁

After the selected signal has been stored in the on-chip RAM, a BIST engine then reads out the selected signal so as to be evaluated.例文帳に追加

選択された信号が、オンチップＲＡＭに記憶された後、ＢＩＳＴエンジンが、その後にその選択された信号を読み取って評価することができる。 - 特許庁

To provide a semiconductor integrated circuit capable of shortening failure diagnosis time by reducing the number of BIST re-execution times and diagnosing failures at a real speed.例文帳に追加

本発明はＢＩＳＴ再実行回数を削減することで故障診断時間を短縮し、かつ実速度で故障診断を行うことができる半導体集積回路を提供する。 - 特許庁

The BIST sub-circuit 1 judges normality and abnormality of the memory 2A by the degeneracy one bit data 15 and the representative one bit data 14 read out of the memory 2A.例文帳に追加

ＢＩＳＴサブ回路１は、縮退１ビットデータ１５とメモリ２Ａ等から読み出した代表１ビットデータ１４とにより、メモリ２Ａ等の正常、異常を判定する。 - 特許庁

The voltage regulator circuit, capable of regulating voltages at a plurality of voltage sources has a testing control unit, a multiplexer, a comparator and a BIST (built-in self test) unit.例文帳に追加

電圧調整回路として、試験制御装置とマルチプレクサとコンパレーターとＢＩＳＴ装置とを備える、複数の電圧源の電圧を調整できる電圧調整回路を用いる。 - 特許庁

By constructing the inspection circuit 24 in this way, a variable oscillation frequency zone of an oscillation part 2 can be inspected without adding a BIST circuit to the semiconductor integrated circuit 1.例文帳に追加

外部検査回路２４をこのように構成することによって、半導体集積回路１にＢＩＳＴ回路を付加しなくても発振部２の発振周波数可変域を検査することが可能となる。 - 特許庁

More particularly, in a first aspect, a dual mode BIST controller comprises both a logic built-in self-test ('LBIST') domain and a memory built-in self-test ('MBIST') domain.例文帳に追加

より具体的に言えば、第１の態様で、デュアル・モードＢＩＳＴ制御装置は、論理組込み形自己試験（「ＬＢＩＳＴ」）領域とメモリ組込み形自己試験（「ＭＢＩＳＴ」）領域の両方を含む。 - 特許庁

The DSP 1 writes same data to each same address of the first to third RAMs 3-5 at the BIST, and the coincidence comparator circuit 6 compares whether respective output of the first to third RAMs 3-5 are coincident or not.例文帳に追加

ＤＳＰ１は、ＢＩＳＴに際して、同一データを第１乃至第３のＲＡＭ３〜５の各同一アドレスに書き込み、一致比較回路６は第１乃至第３のＲＡＭ３〜５の各出力が一致しているか否かを比較する。 - 特許庁

To execute RAM macro checking area verification by using an LSI function mentioning level circuit and an RAM-BIST control circuit by a logical simulator, while preventing any verification mistake or verification leakage, in a short period of time.例文帳に追加

ＬＳＩ機能記述レベル回路と論理シミュレータによりＲＡＭ−ＢＩＳＴ制御回路を用いて行うＲＡＭマクロの検査領域検証において、検証ミスや検証漏れを無くし、短期間で検証を行う。 - 特許庁

To reproduce a test by simulation with the pseudo random numbers of a logic BIST in the stage of RTL, and to execute power consumption estimation in test.例文帳に追加

ＲＴＬの段階でロジックＢＩＳＴの擬似乱数によるテストをシミュレーションで再現し、テスト時の消費電力見積もりを実施可能とする。 - 特許庁