「bl」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

A load circuit LD1 is connected to a bit line BL and the output side of the bit line BL is connected to a sense amplifier SA.例文帳に追加

負荷回路ＬＤ１がビット線ＢＬに接続され、ビット線ＷＬの出力側がセンスアンプＳＡに接続されている。 - 特許庁

A bit line BL and a bit line BL/ disposed in the cell unit SU1 are not extended to the ferroelectric memory fuse part 40.例文帳に追加

強誘電体メモリヒューズ部４０には、セルユニットＳＵ１に設けられるビット線ＢＬとビット線ＢＬ／が延在されない。 - 特許庁

Accordingly, the potential drop speed of the dummy bit line DBL is made higher than the potential drop speed of the bit line BL or/BL.例文帳に追加

したがって、ダミービット線ＤＢＬの電位低下速度はビット線ＢＬまたは／ＢＬの電位低下速度よりも速くなる。 - 特許庁

Thus, a polarity of voltage between BL and PL is inverted to a polarity different from one at the recently made voltage supply to the BL.例文帳に追加

これによって、ＢＬ−ＰＬ間電圧を、最近に行ったＢＬへの電圧供給時と異なる極性に反転させる。 - 特許庁

A T3 is turned off and the bit line BL is made a low level, but a level of the BL bar is not varied by a coupling noise at the time.例文帳に追加

Ｔ３はオフになって前記ビット線ＢＬはローレベルとなるが、この時カップリングノイズにより、ＢＬバーのレベルは変動しない。 - 特許庁

For a pair of bit lines BL and XBL, the power source modules 5a and 5b are disposed on the periphery of a side opposite a memory cell array part 3.例文帳に追加

１対のビット線BL，XBL に対して、メモリセルアレイ部３のそれぞれ反対側の周辺に電源モジュール５ａ，５ｂを設ける。 - 特許庁

Folded type pairs of bit lines formed by bit lines BL, /BL are arranged corresponding to each column of a MTJ memory cell.例文帳に追加

ＭＴＪメモリセルの各列に対応して、ビット線ＢＬ，／ＢＬによって形成される折返し型のビット線対が配置される。 - 特許庁

This current slightly raises/lowers the voltages in bit lines BL and BL' and further enlarges a potential difference therebetween.例文帳に追加

この電流は、ビット線ＢＬ及びＢＬ′の電圧をわずかに低下／上昇させ、両ビット線間の電位差をさらに拡大する。 - 特許庁

Each multilayered film filter BF (RF) is constituted of a plane parallel glass plate P1 (P2) and a multilayered film BL (RL) formed on the side face of the aperture stop SP of the glass P1 (P2).例文帳に追加

多層膜フィルター(BF,RF)は、平行平板ガラス(P1,P2)と、その開口絞り(SP)側面に形成された多層膜(BL,RL)と、で構成した。 - 特許庁

Based on the backlight brightness of the blocks BL, a calculation part 60 determines a duty ratio of a chip 41 in use and a pulse signal used for light emission in the respective LED chips 41 of the blocks BL, and supplies a control signal against a driving circuit 61 corresponding to the chip 41 in use.例文帳に追加

演算部６０は、ブロックBLのバックライト輝度に基づいて、ブロックBLの各LEDチップ４１のなかで発光に使用する使用チップ４１とパルス信号のデューティ比を決定し、使用チップ４１に対応する駆動回路６１に対して制御信号を供給する。 - 特許庁

To simultaneously obtain high speed in a DRAM mode by BL capacity reduction and a sufficient BL capacitance in an FRAM mode by separately setting a capacitance on a BL depending on whether the mode is the DRAM mode or the FRAM mode.例文帳に追加

ＤＲＡＭモードとＦＲＡＭモードとでＢＬ上の容量を別個に設定することで、ＤＲＡＭモードでのＢＬ容量軽減化による高速化と、ＦＲＡＭモードでのＢＬ容量確保を両立する。 - 特許庁

Bit line drivers 10∼12 selects eight bit lines BL of two by two lines form four regions A∼D, and causing output current of the constant current circuit corresponding to the bit line BL to flow in each bit line BL.例文帳に追加

ビット線ドライバ１０〜１２は、４つの領域Ａ〜Ｄから２本ずつ８本のビット線ＢＬを選択し、各ビット線ＢＬにそのビット線ＢＬに対応する定電流回路の出力電流を流す。 - 特許庁

The wiring BL is located above the magnetoresistive element MRD.例文帳に追加

配線ＢＬは、上記磁気抵抗素子ＭＲＤの上部に位置する。 - 特許庁

A first bit line BL is electrically connected to the first electrode.例文帳に追加

第１ビット線ＢＬは第１電極と電気的に接続される。 - 特許庁

Bl: including the teachers, and that was really hard for the teachers.例文帳に追加

先生たちにとってもです 先生にはとても難しいことでした - 映画・海外ドラマ英語字幕翻訳辞書

At this point of time, the bit lines BL, /BL are discharged by giving an equalizing signal EQ of the prescribed pulse width to a reset circuit 20.例文帳に追加

この時点で、リセット回路２０に所定パルス幅のイコライズ信号ＥＱを与えることにより、ビット線ＢＬ，／ＢＬを放電させる。 - 特許庁

A memory cell array 1 is constituted by arranging memory cells MC at intersection parts of plural bit, lines BL, /BL and plural word lines WL.例文帳に追加

メモリセルアレイ１は、複数本のビット線ＢＬ，／ＢＬと複数本のワード線ＷＬの交差部にメモリセルＭＣを配置して構成される。 - 特許庁

The voltage is applied complementarily to a pair of bit line BL, /BL, and is capacity-coupled to the ferroelectric capacitor C0.例文帳に追加

そして、ビット線対ＢＬ，／ＢＬに相補な電圧を印加して、強誘電体キャパシタＣ０に容量結合させる構成となっている。 - 特許庁

Also, bit lines BL, /BL are charged to the power source potential VDD by a timing control circuit 60, after that, the word line WL is driven.例文帳に追加

また、タイミング制御回路６０によってビット線ＢＬ，／ＢＬを電源電位ＶＤＤに充電し，その後ワード線ＷＬを駆動する。 - 特許庁

A bit line BL [i+1] is set to bit line voltage for program (5 V), and a bit line BL [i+2] is not set to 0 V but Vdd.例文帳に追加

ビット線ＢＬ［ｉ＋１］にプログラム用ビット線電圧（５Ｖ）に設定し、ビット線ＢＬ［ｉ＋２］を０ＶでなくＶｄｄに設定した。 - 特許庁

The decoupling transistors QD0, QD1 electrically disconnect the bit lines BL and /BL when gate signals ϕ0, ϕ1 become "L".例文帳に追加

デカップリングトランジスタＱＤ０、ＱＤ１は、ゲート信号φ０、φ１が“Ｌ”となることにより、ビット線ＢＬ、／ＢＬを電気的に切断する。 - 特許庁

Moreover, when the BL blocks 201 that correspond to the BL block thus obtained are the BL blocks 201 positioned in an other direction to the Y-axis, the profile obtaining unit 342 obtains a profile that is made to correspond to the BL blocks 201 line-symmetric to the Y-axis in the BL block 201 and prepares a profile that is line-symmetrized.例文帳に追加

一方、プロファイル取得部３４２は、取得したＢＬドライブレベルに対応するＢＬブロック２０１がＹ軸に対して他方に位置するＢＬブロック２０１であるとき、このＢＬブロック２０１にＹ軸に対して線対称のＢＬブロック２０１に対応付けられたプロファイルを取得し、このプロファイルを線対称化したプロファイルを作成する。 - 特許庁

Each charge circuit 50 precharges only a bit line pair BL/BLB of a selection target to be selected by the address AD to a VDD level on the basis of the precharge signal RPC, and charges the bit line pair BL/BLB to maintain a potential VDD-x lower than the VDD level after the data read or write operation.例文帳に追加

各チャージ回路５０は、データの読み出し時において、アドレスADにより選択される選択対象のビット線対BL/BLBのみを、プリチャージ信号RPCに基づいてVDDレベルへプリチャージし、データの読み出し動作又はデータの書き込み動作後にビット線対BL/BLBを、VDDレベルよりも低い電位VDD-xを維持するようにチャージする。 - 特許庁

Each cell array 1 has a plurality of bit lines BL arranged in the column direction, a plurality of word lines WL arranged in the row direction, two dummy word lines DWL0, DWL1, the FBC 5 arranged near intersections between the bit lines BL and the word lines WL and a dummy cell 6 arranged near the intersections between the bit lines and the word lines.例文帳に追加

各セルアレイ１は、カラム方向に配置される複数のビット線BLと、ロウ方向に配置される複数のワード線WLと、２本のダミーワード線DWL0,DWL1と、ビット線BLおよびワードWL線の交点付近に配置されるFBC５と、ビット線およびワード線の交点付近に配置されるダミーセル６とを有する。 - 特許庁

An in-vehicle electronic controller includes the flash ROM 5 with two blocks BL-A, BL-B, and causes a RAM 4 to store data stored in a first storage area MR1 of a block (hereinafter referred to as a first block) selected from the blocks BL-A, BL-B.例文帳に追加

２つのブロックＢＬ−Ａ，ＢＬ−Ｂを内蔵したフラッシュＲＯＭ５を有し、車載電子制御装置１の電源オン時に、ブロックＢＬ−Ａ，ＢＬ−Ｂの中から選択されたブロック（以下、第１ブロックともいう）の第１記憶領域ＭＲ１に記憶されている記憶データをＲＡＭ４に記憶させる。 - 特許庁

In equalizing operation of bit lines (BL-T), (BL-C) being a complementary pair with a bit line amplified by over-drive voltage after read data, electric charges charged excessively by over-drive voltage are discharged to, for example, a ground potential, a bit line equalizing potential is adjusted by adjusting discharge timing.例文帳に追加

データ読み出し後、オーバードライブ電圧によって増幅されたビット線と相補対をなすビット線(BL-T)、(BL-C)のイコライズ動作に際して、オーバードライブ電圧で過剰に充電されていた電荷を例えば接地電位に放電し、放電タイミングの調整でビット線イコライズ電位を調整する。 - 特許庁

Therefore, since a pair of read-data line RDL,/RDL and a pair of write-data line WDL,/WDL are not connected directly to a pair of bit line BL,/BL, the data signal of the pair of bit line BL,/BL is never destroyed by a noise caused in the pair of data line DL,/RDL; WDL,/WDL.例文帳に追加

したがって、リードデータ線対ＲＤＬ，／ＲＤＬおよびライトデータ線対ＷＤＬ，／ＷＤＬとビット線対ＢＬ，／ＢＬとは直接接続されないので、データ線対ＲＤＬ，／ＲＤＬ；ＷＤＬ，／ＷＤＬに生じたノイズによってビット線対ＢＬ，／ＢＬのデータ信号が破壊されることがない。 - 特許庁

A bit line BL is formed extending in the column direction of a matrix.例文帳に追加

ビット線ＢＬはマトリクスの列方向に延在して形成されている。 - 特許庁

Data outputted to BL or ZBL is amplified by a sense amplifier.例文帳に追加

ＢＬまたはＺＢＬに出力されるデータをセンスアンプで増幅する。 - 特許庁

Thereby, potential difference appearing between bit lines BL and /BL does not depend on parasitic capacitance, more potential difference can be obtained.例文帳に追加

これにより、ビット線ＢＬ，／ＢＬ間に現れる電位差がビット線の寄生容量に依存しなくなり、より大きな電位差を得ることができる。 - 特許庁

The memory is provided with a memory array 1 which includes a bit line BL, a word line WL which is arranged to cross the bit line BL and a memory cell which is connected between the bit line BL and the word line WL.例文帳に追加

このメモリは、ビット線ＢＬと、ビット線ＢＬと交差するように配置されたワード線ＷＬと、ビット線ＢＬとワード線ＷＬとの間に接続されたメモリセルとを含むメモリセルアレイ１を備えている。 - 特許庁

To provide display images suitable for a user when used under various brightness and to reduce the power consumption of a BL.例文帳に追加

様々な明るさの使用環境において、ユーザに好適な表示画像を提供し、且つ、BLの消費電力を削減することを目的とする。 - 特許庁

CPU bit line CPU-BL and RGB bit line RGB-BL are connected with a node N0 via N-type MOS transistors 154, 156, respectively.例文帳に追加

ノードＮ０にはＮ型ＭＯＳトランジスタ１５４、１５６を介してＣＰＵビットラインＣＰＵ−ＢＬ、ＲＧＢビットラインＲＧＢ−ＢＬと接続される。 - 特許庁

A first bit line BL is connected electrically to the other end of the memory cell.例文帳に追加

第１ビット線ＢＬはメモリセルの他端と電気的に接続されたる。 - 特許庁

Bit lines BL-1 to BL-4 are formed on the active regions 210 and the word lines 222, and electrically connected to the regions of sources and drains.例文帳に追加

アクティブ領域210上かつワード線222上にビット線ＢＬ−１〜ＢＬ−４を形成し、ソースおよびドレインの領域と電気的に接続する。 - 特許庁

A logical product means 14 outputs a BL signal to turn on a backlight BL to a backlight controlling means LD with a logical product of a detecting signal from the control stability detecting means 13 and the user BL signal.例文帳に追加

論理積手段１４は、制御安定検出手段１３からの検出信号とユーザＢＬ信号との論理積からバックライトＢＬをオンにするＢＬ信号をバックライト制御手段ＬＤに出力する。 - 特許庁

The position of the wire 22 is within 82.5 mm above the belt line BL.例文帳に追加

ワイヤ２２の位置は、ベルトラインＢＬの上方８２．５ｍｍ以内である。 - 特許庁

A latch circuit 1 stores data inputted from bit lines BL.例文帳に追加

ラッチ回路はビット線ＢＬ、ＢＬ´から入力されるデータを記憶する。 - 特許庁

A GND electrode 54 is disposed between the BL insulating film 53 and the BL insulating film 55 of a transistor, and a blocking film 58 has three layers.例文帳に追加

トランジスタのＢＬ絶縁膜５３とＢＬ絶縁膜５５との間に、ＧＮＤ電極５４が設けられ、ブロッキング膜５８は、この三層からなる。 - 特許庁

A decoupling circuit Td includes a decoupling transistor QD0 on a bit line BL and includes a decoupling transistor QD1 on a bit line /BL.例文帳に追加

デカップリング回路Ｔｄは、ビット線ＢＬ上にデカップリングトランジスタＱＤ０を有し、またビット線／ＢＬ上にデカップリングトランジスタＱＤ１を有する。 - 特許庁

Corresponding to each column of an MTJ memory cell, a bit line BL is provided.例文帳に追加

ＭＴＪメモリセルの各列に対応してビット線ＢＬが設けられる。 - 特許庁

Hence one of the potentials BL, BLN of the I/O lines 124, 129 begins to fall according to the currents flowing through the data reading object memory cells 100, 101 according to the written data.例文帳に追加

これにより、書き込まれているデータに応じてデータ読出対象のメモリセル100,101に流れる電流によりＩ／Ｏ線124,129の電位BL,BLNの一方が低下し始める。 - 特許庁

A memory cell MC and a dummy memory cell DMC are respectively connected with bit lines BL and /BL at data read, through which a data read current flows.例文帳に追加

データ読出時においては、ビット線ＢＬおよび／ＢＬの一方ずつに、メモリセルＭＣおよびダミーメモリセルＤＭＣが結合されて、データ読出電流が流される。 - 特許庁

The bit line driver 25 applies voltage VWF to a selection bit line BL.例文帳に追加

ビット線ドライバ２５は、選択ビット線ＢＬに電圧ＶＷＲを印加する。 - 特許庁

A volatile part A constituted of a CMOS latch circuit and a pass transistors (6 transistors), and a nonvolatile part B are connected through a wire pair of bit lines BL, BL.例文帳に追加

ＣＭＯＳラッチ回路とパストランジスタ（６トランジスタ）で構成される揮発性部Ａと不揮発性部Ｂとを、ビット線ＢＬ，ＢＬ＿のビット線対を介して接続する。 - 特許庁