「bl」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

In constitution having regular bit lines (BL, /BL) and refresh bit lines (RBL, /RBL), a memory cell MC is constituted of four transistors and two capacitors, complementary data is read out always to a pair of bit line.例文帳に追加

正規ビット線（ＢＬ，／ＢＬ）とリフレッシュビット線（ＲＢＬ，／ＲＢＬ）を有する構成において、メモリセルＭＣを、４トランジスタ／２キャパシタで構成し、対をなすビット線に、常に相補データが読出されるように構成する。 - 特許庁

Option settings which correspond to the GNU style are: -nbad -bap -nbc -bbo -bl -bli2 -bls -ncdb -nce -cp1 -cs -di2 -ndj -nfc1 -nfca -hnl -i2 -ip5 -lp -pcs -nprs -psl -saf -sai -saw -nsc -nsob The GNU coding style is that preferred by the GNU project. 例文帳に追加

ただし、このオプションを指定してもエラーにはならない。 GNU スタイルに対応するオプション設定は以下である:-nbad -bap -nbc -bbo -bl -bli2 -bls -ncdb -nce -cp1 -cs -di2-ndj -nfc1 -nfca -hnl -i2 -ip5 -lp -pcs -nprs -psl -saf -sai-saw -nsc -nsobGNU コーディングスタイルは GNU プロジェクトで推奨されている。 - JM

The column selecting section 27 connects the bit lines BL and BL# connected respectively to two selecting memory cells being a pair storing complementary data each other to the data read-out circuit 60 in a second mode.例文帳に追加

列選択部２７は、第２のモードでは、互いに相補データを記憶する対をなす２個の選択メモリセルとそれぞれ接続されたビット線ＢＬおよびＢＬ♯を、データ読出回路６０と接続する。 - 特許庁

A bit line BL of a memory cell array 11 is selected by a column gate 12, and connected to a sense amplifier 13.例文帳に追加

メモリセルアレイ１１のビット線ＢＬはカラムゲート１２により選択されてセンスアンプ１３に接続される。 - 特許庁

Redundancy data showing the inversion are stored in the memory cells 1 (j,m) connected to a bit line BL(m).例文帳に追加

反転を示す冗長データがビット線ＢＬ（ｍ）に接続されたメモリセル１（ｊ、ｍ）に格納される。 - 特許庁

In regard to the operation of another one of the write-in and the erase, the polarity of the voltage between BL-PL is not inverted.例文帳に追加

また、書き込みと消去の他方に対応しては、ＢＬ−ＰＬ間電圧を極性反転しない。 - 特許庁

Then, a base line BL and a peak value (minimum value) Smin are obtained, and a standard deviation SDbase is further obtained.例文帳に追加

その後、ベースラインＢＬおよびピーク値（最小値）Ｓminを求め、更に、標準偏差ＳＤbaseを求める。 - 特許庁

Each of bit lines BL and source lines SL is pre-charged to power source voltage VDD before read-out of data.例文帳に追加

データ読出前に、ビット線ＢＬおよびソース線ＳＬの各々は、電源電圧ＶＤＤにプリチャージされる。 - 特許庁

Bit line drivers 50 for applying the data writing current are disposed on both ends of each of bit lines BL.例文帳に追加

各ビット線ＢＬの両端には、データ書込電流を流すためのビット線ドライバ５０が配置される。 - 特許庁

This resistance change memory device includes: memory cells MC; bit lines BL; plate lines PL; a P well 100P; and a drive circuit.例文帳に追加

メモリセルＭＣと、ビット線ＢＬおよびプレート線ＰＬと、Ｐウェル１００Ｐと、駆動回路とを有する。 - 特許庁

The bit line BL of a memory cell array 11 is selected by a column gate 12 to be connected to a sense amplifier 13.例文帳に追加

メモリセルアレイ１１のビット線ＢＬはカラムゲート１２により選択されてセンスアンプ１３に接続される。 - 特許庁

A light incident window 4a guides incident light to a joining part so that incident light L_in is totally reflected by an air bubble BL, when the air bubble BL exists at the boundary of a delay member 4 and the measuring target SMP and is reflected in by a measuring target SMP, when there is no air bubble BL.例文帳に追加

光取込窓４ａは、遅延部材４と被測定物ＳＭＰとの境界に気泡ＢＬが存在する場合には、気泡ＢＬによって入射光Ｌ_ｉｎが全反射されるとともに、気泡ＢＬが存在しない場合には、被測定物ＳＭＰによって入射光Ｌ_ｉｎが反射されるように、取込んだ光を接合部へ導く。 - 特許庁

The determining member 435 determines that the defense character CX was able to catch the ball object BL when the ball object BL is positioned within the ball catching area DE if the catching order input by the player to designate catching timing of the ball object BL is accepted by the controlling part 410.例文帳に追加

判定部４３５は、ボールオブジェクトＢＬの捕球タイミングを指定するためにプレーヤにより入力された捕球指令が操作部４１０により受け付けられたときに、ボールオブジェクトＢＬが捕球範囲ＤＥ内に位置する場合、守備キャラクタＣＸがボールオブジェクトＢＬを捕球することができたと判定する。 - 特許庁

Sense amplifiers of m pieces outputs signals generated on the corresponding bit lines BL to a reconfigurable circuit 10.例文帳に追加

ｍ個のセンスアンプは、対応するビットラインＢＬに生ずる信号を、リコンフィギュアラブル回路１０に出力する。 - 特許庁

Next, data write-in operation is made easy by coupling the memory cell to a pair of complementary bit lines BL, BR.例文帳に追加

次に、メモリセルを１対の相補ビットラインＢＬ，ＢＲに結合して、データ書込み動作を容易にする。 - 特許庁

To provide an optical klystron wherein its residual BL product is so reduced as to relax a burden applied to its corrective coil.例文帳に追加

残存するＢＬ積を減らして、補正コイルへの負担を緩和した光クライストロンを提供する。 - 特許庁

In a cell transistor TC, a source drain region BL is formed at a part lower than a part of the channel region.例文帳に追加

セルトランジスタＴＣは、ソース・ドレイン領域ＢＬがチャネル領域の一部よりも下方に形成される。 - 特許庁

The luminance of a backlight BL is switched into three or more levels by a backlight controlling circuit CNT.例文帳に追加

バックライト制御回路ＣＮＴによりバックライトＢＬの輝度が３段階以上の段階に切り換えられる。 - 特許庁

A read error in which a short circuit of WL-BC(BL) and a short circuit of WL-SC(SN) are reflected can be detected more quickly without increasing the circuit area by setting the bit lines potential VBLA for the bit lines BL higher than the bit lines potential VBLB for the bit lines /BL.例文帳に追加

ビット線ＢＬに対するビット電位ＶＢＬＡをビット線／ＢＬに対するビット線電位ＶＢＬＢより高く設定することによって、ＷＬ−ＢＣ（ＢＬ）ショートおよびＷＬ−ＳＣ（ＳＮ）ショートを反映した読出しエラーを、回路面積を増大させずに、より早く検出することが可能となる。 - 特許庁

Variable resistance films 24B and 24W are arranged between the word lines WL and the bit lines BL.例文帳に追加

ワード線ＷＬとビット線ＢＬとの間には可変抵抗膜２４Ｂ、２４Ｗが配置されている。 - 特許庁

The overall length of each pronunciation toy BL is set according to the pronunciation pitch of a corresponding pronunciation board 10.例文帳に追加

各発音玩具ＢＬの全長は、対応する発音板１０の発音音高に応じて設定される。 - 特許庁

The comparator 11 compares an average reference black level BL of each frame of a signal YO with a clamp level CL.例文帳に追加

比較器１１は、信号Ｙ０の各フレームの平均基準黒レベルＢＬとクランプレベルＣＬとを比較する。 - 特許庁

Two cells 17 connected to the same bit line pair BL/XBL are simultaneously selected.例文帳に追加

そこで、同一のビット線対ＢＬ／ＸＢＬに接続される２つずつの１７が同時に選択される。 - 特許庁

The bar code reader is provided with a laser diode 1 which generates a laser beam, a galvanounit 3 which deflects the laser beam and scans the bar code label BL with the laser beam, and a photodetector 4 which receives reflected light from the bar code label BL.例文帳に追加

バーコードレーダは、レーザ光を生成するレーザダイオード１と、そのレーザ光を偏向させてバーコードラベルＢＬ上で走査するガルバノユニット３と、バーコードラベルＢＬからの反射光を受光する受光部４とを備える。 - 特許庁

Air jetting means 69 is arranged for blowing air in the direction for introducing the slit chips 35 cut by the slitter knives 33 into the slip chip guide 61 from above the travel surface BL of the sheet.例文帳に追加

また、シートの走行面BLの上方から前記スリッタナイフ３３により切断され生じたスリット屑３５を前記スリット屑ガイド６１内へ導く方向へ空気を吹き付ける空気噴出手段６９を設ける。 - 特許庁

Dummy bit lines Dummy BL and Dummy/BL are arranged by setting a pitch equal to a pitch between bit lines in a memory cell array MCA outside a bit line BL0 arranged in the end of the memory cell array MCA.例文帳に追加

メモリセルアレイＭＣＡの端部に配置されたビット線ＢＬ０の外側に、メモリセルアレイＭＣＡ内のビット線間のピッチと同一のピッチを空けて、ダミービット線ＤｕｍｍｙＢＬ及びＤｕｍｍｙ／ＢＬを配置する。 - 特許庁

The setting member 434 sets a catching area DE within which the defense character CX can catch the ball object BL to the defense character CX based on the current positions of the defense character CX and the ball object BL.例文帳に追加

設定部４３４は、守備キャラクタＣＸ及びボールオブジェクトＢＬの現在の位置に基づいて、守備キャラクタＣＸがボールオブジェクトを捕球することができる捕球範囲ＤＥを守備キャラクタＣＸに設定する。 - 特許庁

This random access memory device is provided with a plurality of memory cells (30, 32), word lines (WL), plate lines (PLS), a plurality of bit lines (BL), a first global plate line (FGPL), a second global plate line (SGPL), a first switch circuit (34), and a second switch circuit (36).例文帳に追加

本発明に係わるランダムアクセスメモリデバイスは、複数のメモリセル(30,32）と、ワード線(WL）と、プレート線(PLS）と、複数のビット線(BL）と、第１グローバル・プレート線（FGPL）と、第２グローバル・プレート線（SGPL）と、第1スイッチ回路（34）と、第２スイッチ回路（36）と、を備える。 - 特許庁

The PMOS sense circuit 1 is connected to bit lines BL and /BL, and the NMOS sense circuit 2, the precharge circuit 3, the dummy cell circuit 4, and the column selection circuit 5 are connected to local bit lines LBL and /LBL.例文帳に追加

ビット線ＢＬ及び／ＢＬにＰＭＯＳセンス回路１が接続され、ローカルビット線ＬＢＬ及び／ＬＢＬにＮＭＯＳセンス回路２、プリチャージ回路３、ダミーセル回路４、及びカラム選択回路５が接続される。 - 特許庁

In this sense amplifier 10, as it is enough that only one of the load transistor 4 is provided on the bit line BL, parasitic capacity and parasitic resistance of the bit line BL is reduced compared to conventional one and high speed read operation can be realized.例文帳に追加

このセンスアンプ１０では、ビット線ＢＬに負荷トランジスタ４を一個設けるだけで良いため、従来のものに比べ、ビット線ＢＬの寄生容量，寄生抵抗を低減し、高速な読み出し動作を実現できる。 - 特許庁

The read-gate transistor connects a read-out column selecting line and a pair of global input/output lines GIO, /GIO responding to potentials of a pair of bit lines BL, /BL and read-out column selecting lines RCSL 1-4 received at a gate.例文帳に追加

リードゲートトランジスタは、ゲートに受けるビット線対ＢＬ，／ＢＬと読出コラム選択線ＲＣＳＬ１〜４との電位に応答して、読出コラム選択線とグローバル入出力線対ＧＩＯ，／ＧＩＯとを接続する。 - 特許庁

Thus, the number of memory cells connected to the bit line BL can be decreased without increasing area and cost like in the case of using a sense amplifier, and wiring capacitance of the bit line BL can be reduced.例文帳に追加

こうして、センスアンプを用いる場合のような面積およびコストの増大を招くことなくビットラインＢＬに接続されるメモリセル数を減らして、ビットラインＢＬの配線容量を低下することが可能になる。 - 特許庁

A left pedal 24, a right pedal 25 are held to be rotatable in the longitudinal direction around first axis lines BL, BR.例文帳に追加

左側ペダル２４、右側ペダル２５が、第１軸線ＢＬ、ＢＲ回りに、左右方向に回動可能に保持される。 - 特許庁

The memory cells MC are arranged at the crossing points of a plurality of word lines WL and a plurality of bit lines BL.例文帳に追加

複数のメモリセルＭＣは、複数のワード線ＷＬおよび複数のビット線ＢＬの交点に配置されている。 - 特許庁

An inner part in the radial direction of the inner liner 10 terminated at an inner side in a radial direction of a bead base line BL.例文帳に追加

インナーライナ１０の半径方向内方部は、ビードベースラインＢＬよりも半径方向内方で終端する。 - 特許庁

Conditions of respective managing points are displayed in a tag BL partitioned matrix-likely in the annunciator screen G1.例文帳に追加

アナンシェータ画面Ｇ１において、各管理ポイントの状態は、マトリックス状に区切られたタグＢＬに表示される。 - 特許庁

A memory cell array 11 includes a bit line BL (BLT or BLN) to which a plurality of memory cells 21 are connected.例文帳に追加

メモリセルアレイ１１は、複数のメモリセル２１が接続されたビット線ＢＬ（ＢＬＴ又はＢＬＮ）を有する。 - 特許庁

A blocking circuit BL is operated by the electromotive force, and the reception coil 7 is set to a disable state.例文帳に追加

この起電力によってブロッキング回路ＢＬが動作し、受信コイル７がディスエーブル状態に設定される。 - 特許庁

At the erset time, the bit line BL is grounded, the source line SL is set to the set voltage Vd.例文帳に追加

リセット時には、セット時とは逆に、ビット線ＢＬは接地され、ソース線ＳＬは設定電圧Ｖｄに設定される。 - 特許庁

Thereby, complementary data signal is applied to the adjacent bit lines /BL conforming to the pattern signal PTN.例文帳に追加

これにより、隣接するビット線／ＢＬには、パターン信号ＰＴＮに従って相補的なデータ信号が印加される。 - 特許庁

In this case, bit lines BL form a line twist in a bit line twist region 8 in a memory cell field 1.例文帳に追加

この場合、メモリセルフィールド１において、ビットラインＢＬがビットラインツイスト領域８内でツイストを形成している。 - 特許庁

TMR-memory cells 1 to 4 and 5 to 8 are interposed between a bit line BL and word lines WL1 and WL2, respectively.例文帳に追加

ビット線ＢＬとワード線ＷＬ１，ＷＬ２との間に、それぞれＴＭＲ−メモリセル１〜４，５〜８がある。 - 特許庁

A sense amplifier 2b detects data held in memory cells MC on the basis of a current flowing through the bit lines BL.例文帳に追加

センスアンプ回路２ｂは、ビット線ＢＬに流れる電流に基づいてメモリセルＭＣの保持データを検出する。 - 特許庁

A pair of bit lines BL and bBL of a memory cell array 1 are connected to a sense amplification circuit 2 via a transfer gate 4.例文帳に追加

メモリセルアレイ１のビット線対ＢＬ，ｂＢＬはトランスファゲート４を介してセンスアンプ回路２に接続される。 - 特許庁

In the read circuit, a current adjusting circuit is connected to bit lines BL and a reference line RL.例文帳に追加

本発明に係わる読み出し回路は、ビット線ＢＬ、リファレンス線ＲＬに電流調整回路を接続する。 - 特許庁