「bl」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

The inverting sense circuit 10 senses data of the bit lines BL when reading the data and sets so that current does not flow in either the main data line MDL on the upper layer side or the bit line BL on the lower layer side when the current flows in the other.例文帳に追加

反転センス回路１０は、データの読み出し時に、ビット線ＢＬのデータをセンスすると共に、上層側のメインデータ線ＭＤＬと下層側のビット線ＢＬとの間で一方に電流が流れるときに他方に電流が流れないように設定する。 - 特許庁

The activated amplifier 25a amplifies the potential of the bit line BL connected to an input/output terminal T1 to which data are supplied up to a potential of the data and amplifies the potential of an inversion bit line /BL up to the inversion potential of the data.例文帳に追加

活性化したセンスアンプ２５ａは、データが供給される入出力端子Ｔ１に接続されたビット線ＢＬの電位をそのデータの電位まで増幅するとともに、反転ビット線／ＢＬの電位をデータの反転電位まで増幅する。 - 特許庁

A bit-line leakage circuit 7 supplies charge current to the bit-line BL, based on external charge start signal and shuts off the charge current on the bit-line BL, when the drive current applied from the load current circuit 4 exceeds the designated potential.例文帳に追加

ビット線リーク回路７は、外部からの充電開始信号によりビット線ＢＬに充電電流を供給し、負荷回路４から印加される駆動電圧が所定電位を越える場合に、ビット線ＢＬへの充電電流を遮断する。 - 特許庁

A difference (Hf-Hr) between the height Hf of the protector apex from a bead base line BL and the flange height Hr of the rim is 0.5 mm or more and set to a value 0.45 or less times height Hw from a bead base line BL and a carcass maximum width point.例文帳に追加

プロテクタ頂点のビードベースラインＢＬからの高さＨｆと前記リムのフランジ高さＨｒとの差（Ｈｆ−Ｈｒ）は、０．５mm以上かつ前記ビードベースラインＢＬからカーカス最大巾点までの高さＨｗの０．４５倍以下とする。 - 特許庁

Furthermore, the liquid crystal display device is equipped with an LED backlight BL to illuminate the display panel DP and a light source drive portion LD for driving the LED backlight BL so as to compensate for the temperature-dependent luminance fluctuations of the display panel DP.例文帳に追加

さらに、この液晶表示装置は表示パネルＤＰを照明するＬＥＤバックライトＢＬと、温度に依存した表示パネルＤＰの輝度変動を補償するようにＬＥＤバックライトＢＬを駆動する光源駆動部ＬＤとを備える。 - 特許庁

The ReRAM cells M of the semiconductor memory device are each formed at an intersection of and between a bit line BL and a word line WL so that each ReRAM cell M is electrically connected to the bit line BL and the word line WL.例文帳に追加

本発明の実施形態による半導体メモリ装置におけるＲｅＲＡＭセルＭは、ビット線ＢＬとワード線ＷＬとの交差部かつ間に、それらビット線ＢＬとワード線ＷＬとに電気的に接続されるように形成されている。 - 特許庁

And the column selecting section 27 selects one memory cell column in a first mode, and connects a bit line BL or BL# connected to one selecting memory cell and reference data lines DLr0, DLr1 connected to the dummy memory cells to a data read-out circuit 60.例文帳に追加

列選択部２７は、第１のモードでは、１つのメモリセル列を選択して、１個の選択メモリセルと接続されたビット線ＢＬまたはＢＬ♯と、ダミーメモリセルと接続された参照データ線ＤＬｒ０，ＤＬｒ１をデータ読出回路６０と接続する。 - 特許庁

The intake manifold M of the intake device for a V-type internal combustion engine comprises an intake collecting chamber 20 and intake passages 21 comprising a long intake passage 22 and a short intake passage 23, and is arranged in a space S between a left and a right bank BL and BR in V-shaped form.例文帳に追加

Ｖ型内燃機関の吸気装置の吸気マニホルドＭは、吸気集合室20と、長尺吸気通路22および短尺吸気通路23から構成され吸気通路21とを備え、Ｖ字をなす左右のバンクBL，BRの間の空間Ｓに配置される。 - 特許庁

Since the laser beams are emitted to the luminescent spot defects included in the liquid crystal panel LCP from the image display side after mounting the back light BL in this method, the back light BL does not have to be removed any more to significantly improve manufacturing throughput.例文帳に追加

本方法においては、バックライトＢＬの取り付け後に画像表示側から液晶パネルＬＣＰに含まれる輝点欠陥にレーザ光ＬＢを照射するので、バックライトＢＬを取り外す必要が無くなり、製造のスループットが著しく改善される。 - 特許庁

Since the read data buses RDB and /RDB can be disconnected from the path of the data read current by using the read gate RG, a voltage change in the bit lines BL and /BL is caused quickly to attain a high data read speed.例文帳に追加

リードゲートＲＧを用いることによって、読出データバスＲＤＢおよび／ＲＤＢをデータ読出電流の経路と切離すことができるので、ビット線ＢＬおよび／ＢＬにおける電圧変化を速やかに生じさせて、データ読出を高速化できる。 - 特許庁

As a result, even when the heat treatment for crystallizing a capacitive insulating tantalum oxide film constituting the capacitor C is performed, film stress applied to the bit line BL is reduced and the disconnection and peel-off of the bit line BL are prevented.例文帳に追加

その結果、キャパシタＣを構成する容量絶縁膜である酸化タンタル膜の結晶化のための熱処理が行われても、ビット線ＢＬにかかる膜応力を低減することができ、ビット線ＢＬの断線や剥離を防止することができる。 - 特許庁

By controlling the permission/prohibition of the disconnection operation, depending on the temperature in the semiconductor memory device MEM, it is possible to prevent the occurrence of noise in the bit lines BL and /BL due to an operation of the sense amplifier SA, and it is possible to prevent the influence to the access time.例文帳に追加

半導体記憶装置ＭＥＭの温度に応じて切り離し動作の実行／禁止を制御することで、センスアンプＳＡの動作に伴うビット線ＢＬ、／ＢＬのノイズの発生を防止でき、かつアクセス時間に影響することを防止できる。 - 特許庁

A control circuit is constituted so that a sense amplifier 25a is activated after a column gate 71 is turned on at the time of a write operation and data from a data bus line DB are applied to one side of the input/output terminal of the sense amplifier 25a connected to a pair of bit line BL, /BL.例文帳に追加

制御回路は、ライト動作時にコラムゲート７１がオンされデータバス線ＤＢからデータがビット線対ＢＬ，／ＢＬに接続されたセンスアンプ２５ａの一方の入出力端子に印加された後、そのセンスアンプ２５ａを活性化するようにした。 - 特許庁

A differential amplifier output side DA is connected to the first driver input side TRE1, and the first driver output side TRA1 is connected to the bit line BL, and a potential of the bit line BL is controlled according to a potential of the reference signal VBSOLL.例文帳に追加

差動増幅器出力側ＤＡは第１のドライバ入力側ＴＲＥ１と、第１のドライバ出力側ＴＲＡ１はビット線ＢＬと接続されていて、ビット線ＢＬの電位が基準信号ＶＢＳＯＬＬの電位に合わせて制御される。 - 特許庁

This DRAM drives nodes N28, N29, namely, a pair of bit lines BL, /BL connected to a read-out column selection gate 23 by a power source voltage VDDS for array, and drives a read-out column selection line CSLR by a power source voltage VDDS for a peripheral circuit.例文帳に追加

このＤＲＡＭは、読出列選択ゲート２３に接続されるノードＮ２８，Ｎ２９すなわちビット線対ＢＬ，／ＢＬをアレイ用電源電圧ＶＤＤＳで駆動し、読出列選択線ＣＳＬＲを周辺回路用電源電圧ＶＤＤで駆動する。 - 特許庁

According to the electric charge supplied on the bit line BL by the output transistor M1, reduction speed of the bit line voltage by the driver transistor M6 is varied, and transmission of the bit line BL voltage to the sense amplifier SA by the transmission transistor M3 is controlled.例文帳に追加

出力トランジスタＭ１によるビット線ＢＬへの電荷供給の有無に応じて、ドライバトランジスタＭ６によるビット線電圧の低下速度を変化させ、転送トランジスタＭ３によるセンスアンプＳＡへのビット線ＢＬ電圧の転送を制御する。 - 特許庁

A TiN film 25, whose adhesion to silicon oxide is stronger than W, is formed at the boundary of the bit line BL and the sidewall spacer 24 and functions as an adhesive layer preventing the boundary peeling of the bit line BL and the sidewall spacer 24.例文帳に追加

ビット線ＢＬとサイドウォールスペーサ２４との界面には、酸化シリコンに対する接着力がＷよりも大きいＴｉＮ膜２５が形成され、ビット線ＢＬとサイドウォールスペーサ２４との界面剥離を防止する接着層として機能している。 - 特許庁

Concerning this semiconductor memory device, when a high level signal is outputted from a test signal generating circuit 7, MOS transistors M1 and M2 are turned on, a bit line setting voltage VB1 is impressed to a bit line BL and a bar bit line bar setting voltage VB2 is impressed to a bit line bar /BL respectively.例文帳に追加

テスト信号発生回路７からハイレベルの信号が出力されると、ＭＯＳトランジスタＭ１、Ｍ２はオンし、ビット線（ＢＬ）にビット線設定電圧（ＶＢ１）が、ビット線バー（／ＢＬ）にバービット線バー設定電圧（ＶＢ２）が、それぞれ印加される。 - 特許庁

In a DRAM, bit lines/BL, BL are connected respectively to gates of N-channel MOS transistors 17, 18 of a read-gate 15, write-data bit lines WDL,/WDL are connected respectively to gates of N-channel MOS transistors 23, 24 of a write-gate 16.例文帳に追加

ＤＲＡＭにおいて、リードゲート１５のＮチャネルＭＯＳトランジスタ１７，１８のゲートにそれぞれビット線／ＢＬ,ＢＬを接続し、ライトゲート１６のＮチャネルＭＯＳトランジスタ２３，２４のゲートにそれぞれライトデータ線ＷＤＬ，／ＷＤＬを接続する。 - 特許庁

An inner measurement calculation part 7 calculates an inside measurement IL=BL+C1+C2+h(Bev-t) using a bending line length BL, and off-handed value Bev, and a mole length calculation part 9 calculates the mold length TL=IL-ST-kt using a plate thickness coefficient k, and stage tolerance ST.例文帳に追加

内寸法計算部７は、曲げ線長ＢＬ、片伸び値Ｂｅｖを用いて内寸法ＩＬ＝ＢＬ＋Ｃ１＋Ｃ２＋ｈ（Ｂｅｖ−ｔ）を計算し、金型長計算部９は、板厚係数ｋ、ステージトレランスＳＴを用いて、金型長ＴＬ＝ＩＬ−ＳＴ−ｋｔを計算する。 - 特許庁

The semiconductor device 101 is provided with a plurality of read circuits RDCs which are provided in association with bit lines BL, each reading the storage data of a memory cell MC connected to the corresponding bit line BL and output them to a global read line GRIO.例文帳に追加

半導体装置１０１は、ビット線ＢＬに対応して設けられ、各々が、対応のビット線ＢＬに結合されたメモリセルＭＣの記憶データを読み出してグローバル読み出し線ＧＲＩＯへ出力する複数の読み出し回路ＲＤＣを備える。 - 特許庁

In a fuse arranged in the memory cell MC, one end is connected with the word line WL and the other end is connected with the bit line BL.例文帳に追加

メモリセルＭＣに配置されるヒューズは、一端がワード線ＷＬに接続され、他端がビット線ＢＬに接続される。 - 特許庁

When an object crosses over a focus line (BL), details of the object are displayed in a predetermined focus area.例文帳に追加

オブジェクトがフォーカスライン（ＢＬ）を跨いだとき、予め定めた所定のフォーカスエリアに於いて当該オブジェクトの詳細を表示する。 - 特許庁

A light source control part 23 changes a light source luminance level BL of a backlight 14 gradually according to the increase/decrease of the adjustment value ST.例文帳に追加

光源制御部２３は、バックライト１４の光源輝度比ＢＬを調節値ＳＴの増減に応じて徐々に変化させる。 - 特許庁

Above the magnetoresistive element MRD, a plurality of first wiring BL extending in the direction along a main surface are provided.例文帳に追加

磁気抵抗素子ＭＲＤの上方には、主表面に沿った方向に向けて延びる複数の第１の配線ＢＬを有している。 - 特許庁

A sense amplifier SA connected to a bit line BL to which data of the memory cell MC are read out is constituted by using an operation amplifier OP.例文帳に追加

メモリセルＭＣのデータが読み出されるビット線ＢＬに接続されるセンスアンプＳＡは、オペアンプＯＰを用いて構成される。 - 特許庁

In the semiconductor storage 1, pillars 16a, 16b are provided for each closest point between a word line WL and a bit line BL.例文帳に追加

半導体記憶装置１において、ワード線ＷＬとビット線ＢＬとの最近接点毎に、ピラー１６ａ、１６ｂを設ける。 - 特許庁

MONOS memory cells TR1-TR4 are provided in series between a bit line BL and a ground potential GND of a silicon substrate.例文帳に追加

ＭＯＮＯＳメモリセルＴＲ１〜ＴＲ４は、ビット線ＢＬとシリコン基板の接地電位ＧＮＤ間に直列して設けられている。 - 特許庁

The memory cell 101a is coupled to a word line WL, a bit line BL, a bit line bar, a first voltage line, and a second voltage line.例文帳に追加

メモリセル１０１ａは、ワードラインＷＬ、ビットラインＢＬ、ビットラインバー、第一電圧ライン、及び第二電圧ラインに結合される。 - 特許庁

The memory cell contact part 95 connects the part between a drain area 120 of the switching transistors 16, 18 and a bit line BL electrically.例文帳に追加

メモリセルコンタクト部９５は、スイッチングトランジスタ１６，１８のドレイン領域１２０と、ビット線ＢＬとの間を電気的に接続する。 - 特許庁

The display memory (RAM block 200) includes a plurality of wordlines WL, a plurality of bitlines BL, and a plurality of memory cells MC.例文帳に追加

表示メモリ（ＲＡＭブロック２００）は、複数のワード線ＷＬと、複数のビット線ＢＬと、複数のメモリセルＭＣとを含む。 - 特許庁

The mechanical pencil implements a knock type in collaboration with a chuck part 46, a guide surface 47a of a chuck holder and a ball BL.例文帳に追加

このシャープペンシルは、チャック部４６とチャックホルダのガイド面４７ａとボールＢＬとの協働によるノック式を達成している。 - 特許庁

Data read from a memory cell MC for one page in one block BL of a memory cell array is stored in a data holding circuit 12.例文帳に追加

メモリセルアレイの１ブロックＢＬ内の１ページ分のメモリセルＭＣから読み出されたデータがデータ保持回路１２で保持される。 - 特許庁

The source line SL, a word line WL, a bit line BL and a gate Gate are connected to a wiring layer through respective vias.例文帳に追加

ソース線ＳＬ、ワード線ＷＬ、ビット線ＢＬ、及びゲートＧａｔｅは、それぞれビアを介して配線層に接続される。 - 特許庁

When stored data in the memory cell C is at a 'H' level, a capacitor is connected between the bit line BL and the word line LWL.例文帳に追加

メモリセルＣにおける記憶データが「Ｈ」レベルであるとき、ビット線ＢＬ及びワード線ＬＷＬ間にコンデンサが接続される。 - 特許庁

A plurality of memory cells are composed of a ferroelectric capacitive element 2 one of the terminals of which is connected to a bit line BL.例文帳に追加

複数のメモリセルは、ビット線ＢＬに一方の端子を接続された１個の強誘電体容量素子２より構成される。 - 特許庁

Connection and disconnection between a bit line BL and a main bit line MBL are controlled by the transistor QN which constitutes the column gate 29.例文帳に追加

カラムゲート２９を構成するトランジスタＱＮにより、ビット線ＢＬとメインビット線ＭＢＬとの接続・切り離しの制御がされる。 - 特許庁

A sense amplifier 24 amplifies the potential difference between the bit line BL and the reference bit line RB, in reading out data.例文帳に追加

センスアンプ２４は、データの読み出しに際して、ビット線ＢＬとリファレンスビット線ＲＢとの間に生じた電位差を増幅する。 - 特許庁

A height h2 from the bead base line BL at the outer end Cbe of the straight line part Cb is 35 to 55% of the tire cross section height H.例文帳に追加

直線部Ｃｂの外端ＣｂｅのビードベースラインＢＬからの高さｈ２がタイヤ断面高さＨの３５〜５５％である。 - 特許庁

A gate of a transistor of a memory cell is formed isolated by an insulating film and is led in the reverse direction of the bit line BL.例文帳に追加

メモリセルのトランジスタのゲートＧａｔｅは、それぞれ絶縁膜で分離形成され、ビット線ＢＬと逆方向に引き出される。 - 特許庁

When a memory cell at the left end is selected, data read out on bit lines BL, BL bar are inputted through a PMOS transistor T to the first local sense amplifiers and a sense output is placed on the read data bus.例文帳に追加

図中左端のメモリセルが選択されると、ビット線ＢＬ，ＢＬバー上の読み出しデータはＰＭＯＳトランジスタＴを通して第１ローカルセンスアンプに入力され、これが第１、第２ローカルセンスアンプでセンスされて、そのセンス出力が読み出しデータバスに出力される。 - 特許庁

A binarizing processor determines the presence or absence of dot formation for each pixel in a target block BL formed by putting a plurality of pixels in a lump, and diffuses an error of a gradation expression generated in the pixel caused by this determination into surrounding undetermined pixels in the target block BL.例文帳に追加

２値化処理部は、複数の画素をまとめて形成した着目ブロックＢＬ内の画素毎にドット形成の有無を判断し、この判断によって画素に生じた階調表現の誤差を該着目ブロックＢＬ内の周辺の未判断画素に拡散させる。 - 特許庁

A first wiring BLCRL is extended along a direction which intersects the plurality of the first bit lines SABL to transmit a control potential applied to a second bit line(s) not selected among a plurality of the second bit lines BL connected to a plurality of memory cells formed on the semiconductor substrate.例文帳に追加

第１配線BLCRLは、複数の第１ビット線と交わる方向に沿って延び、半導体基板上に形成された複数のメモリセルと接続された複数の第２ビット線BLのうちの非選択の第２ビット線に印加される制御電位を伝送する。 - 特許庁

Thereby, because the lead-in force occurs in one of the x-axis direction and y-axis direction even in a position distant from the center position C_0 of the button BL at a certain distance, a composed lead-in force can be made to occur even in the peripheral part of the button BL with a certain magnitude.例文帳に追加

これにより、ボタンＢＬの中心位置Ｃ_０からある程度離れた位置でも、ｘ軸方向又はｙ軸方向のいずれかで引込力が発生するため、ボタンＢＬの周縁部でもある程度の大きさで合成引込力を発生させることができる。 - 特許庁

Bit lines BL and /BL corresponding to a selected column are pulled down to ground voltage Vss through respectively one of a selected MTJ memory cell and a dummy memory cell DMC and pulled up to power voltage Vcc2 through a read drive selection gate RCDG.例文帳に追加

選択列に対応するビット線ＢＬおよび／ＢＬは、選択されたＭＴＪメモリセルおよびダミーメモリセルＤＭＣの一方ずつを介して、接地電圧Ｖｓｓにプルダウンされるとともに、リードドライブ選択ゲートＲＣＤＧを介して電源電圧Ｖｃｃ２にプルアップされる。 - 特許庁