「buffer circuits」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The relay circuit 12 has parallel connected buffer circuits 31, 32.例文帳に追加

中継回路１２は並列接続されたバッファ回路３１、３２を有する。 - 特許庁

The outputs of the differential amplifier circuits (45, 40) are connected to replica buffer circuits (35, 30), respectively, and the outputs of the replica buffer circuits (35, 30) are connected to inverted input terminals of the differential amplifier circuits (45, 40), respectively.例文帳に追加

差動増幅回路（４５，４０）の出力はレプリカバッファ回路（３５，３０）に各々接続され、各々のレプリカバッファ回路（３５，３０）の出力は、差動増幅回路（４５，４０）の反転入力端子に各々接続される。 - 特許庁

As a result, buffer circuits corresponding to the reference voltage lines 39 with which first reference voltages are inputted directly to the circuits 34 become unnecessary and, thus, currents to be made to flow through the buffer circuits which become unnecessary are reduced in this circuit.例文帳に追加

これにより、直接入力される基準電圧線３９分についてはバッファ回路が不要となり、不要となるバッファ回路に流れていた電流を削減できる。 - 特許庁

As less number of signal lines are needed, numbers of output circuits (output buffer) and input circuits (input buffer) of the signal can be reduced.例文帳に追加

信号線の本数が少なくて済むため、信号の出力回路（出力バッファ）の数および入力回路（入力バッファ）の数を減らすことができる。 - 特許庁

An output buffer circuit is provided with a plurality of CMOS output circuits 1.例文帳に追加

出力バッファ回路は複数個のＣＭＯＳ出力回路（１）を有する。 - 特許庁

Schmitt buffer circuits 2 and 3 having a hysteresis characteristic are provided at an input side and an output side, an integration circuit 4 is inserted between the Schmitt buffer circuits and connected directly to the Schmitt buffer circuits to configure the input circuit 1 of the integrated semiconductor circuit.例文帳に追加

入力側と出力側にヒステリシス特性を有するシュミットバッファ回路２、３を備え、該シュミットバッファ回路間に積分回路４を挿入して直結し、半導体集積回路の入力回路１を構成する。 - 特許庁

Dummy buffer circuits 103 and dummy flip-flop circuits 105 are installed so that load resistance and load capacitance are equal in each stage up to the final stage of flip-flop circuits 104.例文帳に追加

最終段の各フリップフロップ１０４までの負荷抵抗および負荷容量が等しくなるように、ダミーバッファ１０３およびダミーフリップフロップ１０５を組み込む。 - 特許庁

A buffer circuits 43 and a buffer circuit 53 in the second gate driver 500 are arranged zigzag on the left and right sides of the display section 600 and inverter circuits in the respective buffer circuits are connected in series in the direction where source bus lines extend.例文帳に追加

第１のゲートドライバ４００内のバッファ回路４３と第２のゲートドライバ５００内のバッファ回路５３とを表示部６００の左右に千鳥配置し、各バッファ回路内のインバータ回路をソースバスラインの延びる方向に直列に接続する。 - 特許庁

A semiconductor device has an output buffer or an I/O buffer (28, 29) which contains a buffer transistor, and control circuits (21p, 21n, 22, 23) which change a size of the buffer transistor.例文帳に追加

本発明の半導体装置は、バッファ用トランジスタを含む出力バッファ又は入出力バッファ（２８，２９）と、バッファ用トランジスタのサイズを変化させる制御回路（２１ｐ，２１ｎ，２２，２３）を有する。 - 特許庁

First buffer circuits C_1, C_2 of the first semiconductor chip 100 and second buffer circuits C_1, C_2 of the second semiconductor chip 200 are identical with each other at least in design.例文帳に追加

第１の半導体チップ１００の第１のバッファ回路Ｃ_1，Ｃ_2と、第２の半導体チップ２００の第２のバッファ回路Ｃ_1，Ｃ_2とは、少なくとも設計上同一である。 - 特許庁

A source signal line drive circuit has a plurality of analog buffer circuits; a group of circuits is composed of a plurality of source signal lines and the plurality of analog buffer circuits; and connection changes for each period in the analog buffer circuit and the source signal line in the group of circuits, thus averaging a variation in the output of the analog buffer circuit and obtaining the uniform screen.例文帳に追加

ソース信号線駆動回路は複数のアナログバッファ回路を有し、複数のソース信号線と複数のアナログバッファ回路は回路群を構成し、回路群内のアナログバッファ回路とソース信号線は期間毎に接続が変化する構成を取ることによって、アナログバッファ回路の出力バラツキを平均化し、均一な画面を得ることが出来る。 - 特許庁

The feedback line FL and the dummy lines DL0-DL3 are placed to an area among the inverting circuits IV0-IV4 and the buffer circuits BF0-BF4.例文帳に追加

帰還ラインＦＬ及びダミーラインＤＬ０〜３を反転回路ＩＶ０〜４とバッファ回路ＢＦ０〜４の間の領域に配置する。 - 特許庁

A low-voltage circuit 12 is composed of buffer circuits 14 and 15 which form a logic circuit.例文帳に追加

低電圧系回路部１２は、論理回路を構成するバッファ回路１４，１５からなる。 - 特許庁

The digital-to-analog conversion device includes a variable delay buffer circuit and a plurality of synchronization circuits.例文帳に追加

デジタル／アナログ変換装置は、可変遅延バッファ回路と複数の同期化回路を有する。 - 特許庁

In a semiconductor device 3, input/output buffer circuits BF convert a voltage level.例文帳に追加

半導体装置３において、入出力バッファ回路ＢＦは電圧レベルの変換を行なう。 - 特許庁

Assignment circuits 37, 38 detect a faults in buffer circuits 31, 32 and gives an assignment instruction respectively to a distribution circuit 30, selection circuits 33, 34 and a retransmission circuit 39.例文帳に追加

割付回路３７，３８はバッファ回路３１，３２の障害を検出し、振り分け回路３０と選択回路３３と再送回路３９とに夫々割付指示を送出する。 - 特許庁

Assignment circuits 47, 48 detect a fault in buffer circuits 41, 42 and gives an assignment instruction respectively to a distribution circuit 40, selection circuits 43, 44 and a retransmission circuit 49.例文帳に追加

割付回路４７，４８はバッファ回路４１，４２の障害を検出し、振り分け回路４０と選択回路４３と再送回路４９とに割付指示を送出する。 - 特許庁

The vertical scan circuit 12 includes: buffer circuits B1-B3 forming an output circuit that outputs the drive signals ϕRES, ϕTX, ϕSEL; and a signal generation circuit 20 including digital circuits other than the buffer circuits B1-B3.例文帳に追加

垂直走査回路１２は、駆動信号φＲＥＳ，φＴＸ，φＳＥＬを出力する出力回路をなすバッファ回路Ｂ１〜Ｂ３と、バッファ回路Ｂ１〜Ｂ３以外のデジタル回路を含む信号生成回路２０とを有する。 - 特許庁

This semiconductor circuit includes a clock generator 101 which supplies a clock signal for controlling operation timing of a plurality of buffer circuits 102 and flip-flop circuits 104, and forms a hierarchical tree structure comprising buffer circuits 102 connected to the clock generator 101 and flip-flop circuits 104.例文帳に追加

複数のバッファ１０２およびフリップフロップ１０４の動作タイミングを制御するためのクロック信号を供給するクロック発生回路１０１を備え、クロック発生回路１０１に接続するバッファ１０２およびフリップフロップ１０４にて階層的なツリー構造を形成する。 - 特許庁

Buffer registers 109, 110, and 111 are provided before and after two element coding circuits (101 and 102).例文帳に追加

２つの要素符号化回路（１０１，１０２）の前後にバッファレジスタ１０９，１１０，１１１を設ける。 - 特許庁

To mount many cell buffer circuits onto a circuit even if a counter is configured by using a memory.例文帳に追加

メモリを使用してカウンタを構成した場合でも多数のセルバッファ回路を搭載可能にする。 - 特許庁

A buffer amplifier 30 is connected between the PIN attenuator circuits 30 and 31.例文帳に追加

バッファアンプ３２はＰＩＮアッテネータ回路３０とＰＩＮアッテネータ回路３１との間に接続される。 - 特許庁

Data buffers 14-1 to 14-4 buffer outputs from data-processing circuits 12-1 to 12-4 respectively.例文帳に追加

データバッファ１４−１〜４は、それぞれデータ処理回路１２−１〜４の出力をバッファリングする。 - 特許庁

The three transistors PO in f the buffer circuits are formed so as to have predetermined size proportions.例文帳に追加

各バッファ回路中の３個のトランジスタＰＯは、所定のサイズ比を有するように形成されている。 - 特許庁

An output buffer 30 which can correct current drive force includes drive circuits Dr0, Dr1.例文帳に追加

電流駆動力を校正可能な出力バッファ３０は、駆動回路Ｄｒ０，Ｄｒ１を含む。 - 特許庁

Second power-supply wiring LVL is connected to second circuits LC of the input/output buffer circuits BF and supplies a second power-supply voltage VCC2 to the second circuits LC.例文帳に追加

第２の電源配線ＬＶＬは、入出力バッファ回路ＢＦの第２の回路部分ＬＣと接続され、第２の回路部分ＬＣに第２の電源電圧ＶＣＣ２を供給する。 - 特許庁

First power-supply wiring HVL is connected to first circuits HC of the input/output buffer circuits BF and supplies a first power-supply voltage VCC1 to the first circuits HC.例文帳に追加

第１の電源配線ＨＶＬは、入出力バッファ回路ＢＦの第１の回路部分ＨＣと接続され、第１の回路部分ＨＣに第１の電源電圧ＶＣＣ１を供給する。 - 特許庁

In a control buffer circuit (20) and an address buffer circuit (22), buffer circuits of a plurality of forms are provided for each terminal, and an input buffer of one form is activated, according to a state control signal group (ENG).例文帳に追加

コントロールバッファ回路（２０）およびアドレスバッファ回路（２２）において、各ピン端子ごとに複数形式のバッファ回路を設け、状態制御信号群（ＥＮＧ）に従って１つの形式の入力バッファを活性化する。 - 特許庁

The respective serial communication circuits have a transmission buffer or a reception buffer, synchronizes with a clock signal and executes serial transfer of data stored in the transmission buffer or reception buffer with the target device.例文帳に追加

それぞれのシリアル通信回路は、送信バッファ若しくは受信バッファを有し、クロック信号に同期して送信バッファ若しくは受信バッファに格納されるデータのシリアル転送をターゲット装置との間で実行する。 - 特許庁

Between buffer circuits 23 and 25 for inputting carrier signals Sc having mutually opposite phases and the terminal of an antenna 7, dumping circuits 32 and 35 are provided.例文帳に追加

互いに逆位相を持つキャリア信号Ｓｃを入力するバッファ回路２３、２５とアンテナ７の端子との間に、ダンプ回路３２、３５を設ける。 - 特許庁

Output signals of buffer circuits 9 and 12 are leaked to buffer circuits 10 and 13 via parasitic capacities of switches SW1 and W2.例文帳に追加

これにより、サンプリングスイッチＳＷ１及びＳＷ２の寄生容量を介して漏れる信号が打ち消され、出力信号Ｖｏｕｔ及び＊Ｖｏｕｔの変動が防止され、トラックホールド回路の精度の向上が図れる。 - 特許庁

The output terminals of the buffer circuits are connected to the input terminal of a gm amplifier circuit Amp2 through the second switch circuits, SW4, SW5, and SW6.例文帳に追加

このバッファ回路の出力端は、第２のスイッチ回路ＳＷ４、ＳＷ５、ＳＷ６を介して、ｇｍ増幅回路Ａｍｐ２の入力端に接続されている。 - 特許庁

To restrain ringing of the output voltages of output buffer circuits without inviting increases in chip square measure and costs or electrical characteristics problems of semiconductor integrated circuits.例文帳に追加

半導体集積回路のチップ面積とコストの増加や、電気的特性の問題を招くことなく、出力バッファ回路の出力電圧のリンギングを抑制する。 - 特許庁

Internal circuits 54 to 60 respectively include clock-adjusting circuits 72, 76, 80 and 84 to adjust the phases of clock signals given by a clock buffer 52.例文帳に追加

内部回路５４〜６０は、クロックバッファ５２から与えられるクロック信号の位相を調整するクロック調整回路７２，７６，８０，８４をそれぞれ含む。 - 特許庁

The inverting circuits IV0-IV4 are placed along a line LN1 and the buffer circuits BF0-BF4 are placed in parallel with the FL and along a line LN2 different from the LN1.例文帳に追加

反転回路ＩＶ０〜４を行ＬＮ１に沿って配置し、バッファ回路ＢＦ０〜４をＦＬに平行で且つＬＮ１とは異なる行ＬＮ２に沿って配置する。 - 特許庁

Furthermore, two hold circuits are used for writing from the analog buffer circuit to the data lines in line sequence.例文帳に追加

また、保持回路を２つ設けることでアナログバッファ回路からデータ線への書き込みを線順次化する。 - 特許庁

A plurality of buffer circuits BUF1 to BUFn are disposed every a plurality of data lines DL1 to DLn.例文帳に追加

複数のバッファ回路ＢＵＦ１〜ＢＵＦｎは、複数のデータラインＤＬ１〜ＢＬｎごとに設けられる。 - 特許庁

A semiconductor integrated circuit possesses input/output buffer circuits which are directly connected to respective pads 2.例文帳に追加

半導体集積回路は、パッド２に直接接続される入力／出力バッファ回路を有している。 - 特許庁

Those 1st to 3rd output source voltages are also used as operating power sources for the buffer circuits B0 to B4.例文帳に追加

これらの第１〜第３の出力電源電圧もバッファ回路Ｂ０〜Ｂ４の動作電源とする。 - 特許庁

The scan line driving circuit includes a shift register, a latch circuit, first and second switch circuits and a buffer circuit.例文帳に追加

走査線駆動回路に、シフトレジスタと、ラッチ回路と、第１、第２のスイッチ回路と、バッファ回路を設ける。 - 特許庁

This output buffer circuit has a plurality of delay circuits connected in series, a first output buffer for acquiring input via at least one of the delay circuits, and a second output buffer having an output terminal commonly connected to the output terminal of the first output buffer and acquiring input via the delay circuit of the larger number than the delay circuit used in the first output buffer.例文帳に追加

直列に接続された複数の遅延回路と、少なくとも１つの前記遅延回路を介して入力を得る第１の出力バッファと、前記第１の出力バッファの出力端子と共通接続される出力端子を有し、前記第１の出力バッファよりも多くの遅延回路を介して入力を得る第２の出力バッファとを有する。 - 特許庁

The dummy buffer circuit A2 adjusts output impedance corresponding to each of the output buffer circuits B1-B3 on the basis of a count value of the counter H2.例文帳に追加

ダミーバッファ回路Ａ２は、カウンタＨ２のカウント値に基づいて出力バッファ回路Ｂ１〜Ｂ３のそれぞれに対応する出力インピーダンスを調整する。 - 特許庁

An integrated circuit is formed in an inner circuit region 2 in a semiconductor chip 1, and plural buffer circuits are formed in buffer regions 4a to 4d.例文帳に追加

半導体チップ１において内部回路領域２内に集積回路が形成され、バッファ領域４ａ〜４ｄ内に複数のバッファ回路が形成されている。 - 特許庁

The level shift circuit L00, the level shift circuit L04 and the level shift circuit LM-4 are connected to adjoining four circuits of output buffer circuits Bu1 to Bu5 and BuM respectively, for example, the level shift circuit L00 is connected to output buffer circuits Bu1 to Bu4.例文帳に追加

レベルシフト回路Ｌ００、レベルシフト回路Ｌ０４、及びレベルシフト回路ＬＭ−４は、それぞれ出力バッファ回路Ｂｕ１乃至Ｂｕ５、ＢｕＭの隣接する４個に、例えば、レベルシフト回路Ｌ００は出力バッファ回路Ｂｕ１乃至Ｂｕ４に接続されている。 - 特許庁

When the retransmission circuit 39 receives the assignment instruction from the assignment circuits 37, 38, the retransmission circuit 39 gives a retransmission output request of residual data of the buffer circuits 31, 32, and when the retransmission circuit 49 receives the assignment instruction from the assignment circuits 47, 48, the retransmission circuit 49 gives a retransmission output request of residual data of the buffer circuits 41, 42.例文帳に追加

再送回路３９は割付回路３７，３８から割付指示を受けると、バッファ回路３１，３２の残データの再送出力要求を送出し、再送回路４９は割付回路４７，４８から割付指示を受けるとバッファ回路４１，４２の残データの再送出力要求を送出する。 - 特許庁