「buffer circuits」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

An address register receives an output of the first input buffer circuit as an address responding to address load signals, a command register receives an output of a first address buffer circuit as a command responding to command load signals, and a data input register receives simultaneously output of the first and the second input buffer circuits as data to be programmed responding to the data load signal.例文帳に追加

前記アドレスレジスタはアドレスロード信号に応答して前記第１入力バッファ回路の出力をアドレスとして受け入れ、前記コマンドレジスタは前記コマンドロード信号に応答して前記第１アドレスバッファ回路の出力をコマンドとして受け入れ、前記データ入力レジスタは前記データロード信号に応答して前記第１及び第２入力バッファ回路の出力をプログラムすべきデートとして同時に受け入れる。 - 特許庁

Differential output terminals VS11, VS12 are connected to base terminals of buffer circuits Q3, Q4 of the next stage, emitter terminals are connected to diodes D1, D2, and a full wave rectifier signal VM 11 is obtained from cathode terminals connected in common.例文帳に追加

差動出力端子ＶＳ１１、ＶＳ１２は、次段のバッファ回路Ｑ３、Ｑ４のベース端子に接続されて、エミッタ端子がダイオードＤ１、Ｄ２に接続され、共通接続されたカソード端子から全波整流信号ＶＭ１１を得る。 - 特許庁

When the electronic camera detects that no memory card (100) is mounted or its storage capacity is deficient, the electronic camera automatically uses built-in wireless communication circuits (7, 8) to transfer the image data from the buffer memory (5) to an external database (400).例文帳に追加

メモリカード（１０）が装着されていないまたは記憶容量が不足していることを検知した場合には、自動的に内蔵の無線通信回路（７、８）を用いて、画像データをバッファメモリ（５）から外部のデータベース（４００）に転送する。 - 特許庁

The input buffer uses differential amplifier circuits 32 and 34 respectively having an N-channel differential amplifier stage and a P-channel differential amplifier stage that compare a reference signal VREF with an input signal IN to drive an output circuit 44.例文帳に追加

参照信号ＶＲＥＦを入力信号ＩＮと比較するＮチャネルの差動増幅段を有する差動増幅回路３２と、Ｐチャネルの差動段を有する差動増幅回路３４とを用い出力回路４４を駆動する。 - 特許庁

Each of the plurality of output circuits includes a correction circuit for correcting the calibration signal and an output buffer for allowing the output impedance to be a value in response to the calibration signal corrected in the correction circuit.例文帳に追加

前記複数の出力回路は、それぞれ、前記キャリブレーション信号を補正する補正回路と、その出力インピーダンスを前記補正回路で補正された前記キャリブレーション信号に応じた値にする出力バッファとを有する。 - 特許庁

Buffer circuits 11, 12 adjust a leading time or trailing time with respect to input signals INP, INM, respectively, and output as a positive phase output signal OUTP and a negative phase output signal OUTM, respectively.例文帳に追加

バッファ回路１１、１２は、それぞれ入力信号ＩＮＰ、ＩＮＭに対して立ち上り時間または立ち下り時間を調整してそれぞれ正相出力信号ＯＵＴＰ、逆相出力信号ＯＵＴＭとして出力する。 - 特許庁

Each of the buffer circuits 40 corrects the reference voltage input from an opposing electrode driving inverter 38 in accordance with the corrected signal input from the dimming processing part 36 and applies this corrected reference voltage to each of the opposing electrodes 26 as the common signal.例文帳に追加

各バッファ回路４０は、対向電極駆動インバータ３８から入力した基準電圧を、ディミング処理部３６から入力された補正信号に応じて補正し、これをコモン信号として各対向電極２６に印加する。 - 特許庁

To solve problems that circuits such as an address generation circuit and a buffer for selecting an input/output data bus are required and circuit scale increases since frame rate of an input video signal is converted into twice as high as a high speed memory in the conventional manner.例文帳に追加

従来は、高速メモリを用いて入力映像信号のフレームレートを２倍に変換しているため、アドレス生成回路や、入出力データバスを選択するバッファ等の回路が必要であり、回路規模が増大する。 - 特許庁

A short-circuit switch 14 which short-circuits input and output ends of a buffer amplifier 15 is provided, and an incoming tone signal and a reception voice signal from the mobile phone are outputted to the earphone even when a power source is turned off or a battery is consumed.例文帳に追加

また、バッファアンプ１５の入出力端間を短絡する短絡スイッチ１４を設けて、電源オフ時やバッテリ消耗時でも携帯電話機からの着信音信号及び受話音信号をイヤホン１９へ出力する。 - 特許庁

The power supply scanning line 105DS which need not have power supply capability is used as a row-directional scanning line output from a driving scan part 105, and buffer circuits 530 are provided for each pixel to reduce a voltage drop due to the driving current.例文帳に追加

駆動走査部１０５から出力される行方向の走査線を電源供給能力の不要な電源走査線１０５DSにし、画素ごとにバッファ回路５３０を設けることで、駆動電流に起因する電圧降下を少なくする。 - 特許庁

To provide a light emitting element chip reducing the number of current buffer circuits with large current driving capacity and supplying an enabling signal with a small current by providing an enabling signal terminal in a light emitting element head.例文帳に追加

発光素子ヘッドにおいて、許可信号端子を設けることにより、電流駆動能力が大きな電流バッファ回路の数を削減するとともに、許可信号を少ない電流で供給しうる発光素子チップを提供する。 - 特許庁

The MOS transistor used in a pre-buffer 15, a three-state circuit 16, and part of circuits (operating with the VCC3) of level shifters 10, 12 and 13 is formed in a gate length Lg shorter than that of the MOS transistor used with the power supply voltage VCC2.例文帳に追加

プリバッファ１５、スリーステート１６、およびレベルシフタ１０，１２，１３の一部回路（ＶＣＣ３で動作）で使用されるＭＯＳトランジスタは、電源電圧ＶＣＣ２で使用されるＭＯＳトランジスタよりも短いゲート長Ｌｇで形成されている。 - 特許庁

To provide a flash memory apparatus in which the number of Y-gate circuits and a whole size can be reduced by allowing memory cells connected respectively to a plurality of pairs of bit line pairs to be accessed by one page buffer circuit and one Y-gate circuit.例文帳に追加

複数のビットライン対にそれぞれ連結されるメモリセルが一つのページバッファ回路と一つのＹゲート回路によってアクセスされるようにして、Ｙゲート回路の数と全体サイズを減らすことが可能なフラッシュメモリ装置を提供する。 - 特許庁

Accordingly, a creeping-round to the clock buffer 13 of the power-supply noises is inhibited not only when the power-supply noises are generated in other circuits 14 to 16 in the semiconductor integrated circuit SC but also when the potential is fluctuated at the power-supply voltage supplied to other circuits 14 to 16 in the semiconductor package SP.例文帳に追加

従って、半導体集積回路ＳＣ内において、その他の回路１４〜１６に電源ノイズが発生した場合のみでなく、半導体パッケージＳＰ内において、その他の回路１４〜１６に供給される電源電圧に電位変動が生じた場合であっても、その電源ノイズがクロックバッファ１３に回り込むことが抑制される。 - 特許庁

This device is provided with plural address counters and plural timing generating circuits, provided corresponding to each of plural memory banks, a data bus for read-out and a data bus for write-in provided commonly for plural memory banks, a data output buffer connected to the data bus for read-out, and a data input buffer connected to the data bus for write-in.例文帳に追加

複数のメモリバンクのそれぞれに対応して設けられた複数のアドレスカウンタおよび複数のタイミング発生回路と、複数のメモリバンクに共通に設けられた読出し用データバスおよび書込み用データバスと、読出し用データバスに接続されたデータ出力バッファと、書込み用データバスに接続されたデータ入力バッファとを設ける。 - 特許庁

Individual circuits 17h composed of 17a to 17d are provided for 10 lines, and the output data selecting part 17g sequentially and selectively reads bit string data for one line only from the output buffer memory 17c of a designated individual circuit 17h determined by the size of the dither matrix in a sub scanning direction.例文帳に追加

17a 〜17d からなる個別回路17h は、10ライン 分設けらており、出力データ 選択部17g が、ディザマトリクスの副走査方向のサイズ にて決まる指定の個別回路17h の出力バッファメモリ 17c のみから順に１ライン 分のビット 列データ を選択的に読み出す。 - 特許庁

When an identification pattern detection section 109 detects an identification pattern, selection circuits 113, 106 bypass a jitter buffer 103, an RTP(Real-time Transport Protocol) packet disassembly section 101, a voice decoding section 105, a voice coding section 110 and an RTP packet assembly section 112.例文帳に追加

識別パターン検出部１０９で識別パターンを検出すると選択回路１１３、１０６がジッタバッファ１０３、ＲＴＰパケット分解部１０１、音声復号化部１０５、音声符号化部１１０、ＲＴＰパケット組立部１１２をバイパスさせる。 - 特許庁

The source circuit 100 includes a plurality of operational amplifiers OP1-OP25, a plurality of transmission gates TG1-TG25 each of which has one terminal connected to a corresponding source line, and buffer circuits BF1A-BF12A each outputting a switch control signal.例文帳に追加

ソース回路１００は、複数のオペアンプＯＰ１〜ＯＰ２５と、各トランスミッションゲートの一端が対応するソース線に接続される複数のトランスミッションゲートＴＧ１〜ＴＧ２５と、スイッチ制御信号を出力するバッファ回路ＢＦ１Ａ〜ＢＦ１２Ａを含む。 - 特許庁

Then, output buffer circuits BUF1-BUF12 offset the video signal voltages outputted from the analog switches ASW1-ASW12 based on an offset signal inputted from an offset signal generation circuit 10, and output them to a data driver.例文帳に追加

そして、出力バッファ回路ＢＵＦ１〜ＢＵＦ１２において、オフセット信号生成回路１０から入力したオフセット信号に基づいて、アナログスイッチＡＳＷ１〜ＡＳＷ１２から出力された映像信号の電圧をオフセットさせ、データドライバに出力する。 - 特許庁

Identification information, a clock signal and a periodical signal output from an output port 572 can be transmitted to the external equipment via buffer circuits 201, 202, 203 in the interface circuit, photocouplers 204, 205, 206 and a connector 220.例文帳に追加

また、出力ポート５７２から出力される識別情報、クロック信号および定期信号が、インタフェース回路におけるバッファ回路２０１，２０２，２０３およびフォトカプラ２０４，２０５，２０６とコネクタ２２０とを介して外部機器に伝達可能に構成されている。 - 特許庁

When the electronic camera detects that the memory card (10) is available, the electronic camera automatically uses the built-in wireless communication circuits (7, 8) to call back the image data having been transferred to the buffer memory (5) from the external database (400) and to store the image to the memory card (10).例文帳に追加

その後メモリカード（１０）が利用可能になったことを検知した場合には、自動的に内蔵の無線通信回路（７、８）を用いて、転送された画像データを外部のデータベース（４００）からバッファメモリ（５）に呼び戻し、メモリカード（１０）に保存する。 - 特許庁

At least one of inverter circuits 21 for a plurality of stages comprising a clock buffer part 121 of a scan line driving circuit 12 is composed of a NAND circuit 22 and a voltage to be impressed to the drain of n-ch TFT is divided.例文帳に追加

走査線駆動回路１２のクロックバッファ部１２１を構成する複数段のインバータ回路２１のうちの少なくとも一つをＮＡＮＤ回路２２で構成して、ｎ−ｃｈＴＦＴのドレインに印加される電圧を分圧するようにした。 - 特許庁

Each of the buffer circuit 101 and the inverter circuit 102 performs the operation opposite to each other and therefore, the voltage variation due to the operation of these circuits does not deviate to either one of the power source wiring HHH, LLL, but is dispersed to both.例文帳に追加

このように、バッファ回路１０１およびインバータ回路１０２の各々は、互いに逆の動作を行うので、これらの回路の動作に起因する電圧変動は、電源配線ＨＨＨ，ＬＬＬのいずれか一方に偏らず、両方に分散される。 - 特許庁

A correlation double sampling circuit 5 has a bias circuit 11, capacitors C2, C3, MOS transistors(TRs) 1, 2, a reference voltage source Vref, buffer circuits 12, 13, MOS TRs TR3, TR4, capacitors C4, C5 and a subtractor circuit 14.例文帳に追加

相関二重サンプリング回路５はバイアス回路１１と容量Ｃ２，Ｃ３とＭＯＳトランジスタＴＲ１，ＴＲ２と基準電位源Ｖｒｅｆとバッファ回路１２，１３とＭＯＳトランジスタＴＲ３，ＴＲ４と容量Ｃ４，Ｃ５と減算回路１４を有する。 - 特許庁

When internal peripheral circuits including a column decoder 108 are operated, a VDCE signal is outputted from a clock generating circuit 113, when it is inputted to a VDC circuit 117 for periphery, supply capability of int.Vcc is improved, int.Vcc is supplied to the internal peripheral circuits including the column decoder 108 and excluding an input means 120, an output buffer 112, and a sense amplifier 109.例文帳に追加

コラムデコーダ１０８を含む内部周辺回路の動作時に、クロック発生回路１１３からＶＤＣＥ信号が出力され、周辺用ＶＤＣ回路１１７に入力されると、ｉｎｔ．Ｖｃｃの供給能力が向上し、入力手段１２０，出力バッファ１１２，センスアンプ１０９を除くコラムデコーダ１０８を含む内部周辺回路にｉｎｔ．Ｖｃｃを供給する。 - 特許庁

A data transfer control part 22 causes data to be read into the buffer from a memory cell subject to verification, and causes all stored data in latch circuits in each latch circuit group to be read into a corresponding common line as partial verification data, sequentially over a prescribed number of latch circuit groups.例文帳に追加

データ転送制御部22は、ベリファイの対象のメモリセルからデータをバッファに読み出させ、所定数のラッチ回路群にわたって順次各ラッチ回路群中のラッチ回路が保持するデータの全てを対応する共通線に部分ベリファイデータとして読み出す。 - 特許庁

Input voltage of external data is clamped by a clamp circuit 11 to be output voltage V1 and outputted as output voltage Vo to a signal output terminal VOUT through a buffer composed of serially connected two inverter circuits U1 and U2.例文帳に追加

外部データの入力電圧Ｖｉがクランプ回路１１でクランプされて出力電圧Ｖ１となり、直列に接続された２つのインバータ回路Ｕ１，Ｕ２からなるバッファを介して、出力電圧Ｖｏとして信号出力端子ＶＯＵＴへ出力される。 - 特許庁

The data line driving circuit includes a buffer circuit (500) including inverters (501 to 503) having thin film transistors, which waveform-shape and output a transfer signal as a sampling control signal when the transfer signal is input from a shift register circuit (400), according to respective latch circuits.例文帳に追加

データ線駆動回路は、シフトレジスタ回路（４００）から転送信号が入力されると、波形整形してサンプリング制御信号として出力する薄膜トランジスタを有するインバータ（５０１〜５０３）を、各ラッチ回路に対応して夫々含むバッファ回路（５００）を備える。 - 特許庁

The first clock generation circuit 120 has n stages of level conversion buffer circuits BUF that convert the level of two signals to be inputted and generate a pair of pulse signals, where the level is changed with a cross point at which the levels of the two signals become the same as a reference.例文帳に追加

第１のクロック生成回路１２０は、入力される２つの信号のレベル変換を行い該２つの信号のレベルが同一になるクロスポイントを基準にレベルが切り替わる一対のパルス信号を生成するレベル変換バッファ回路ＢＵＦをｎ段備える。 - 特許庁

To provide an image pickup device that is made advantageous from the standpoint of a mounting area and a cost by simplifying synchronizing signal wires even when the number of drive circuits is increased, stably operating them and eliminating the need for a relay use buffer and a crystal oscillator/ oscillating element.例文帳に追加

駆動回路の数が増えても同期信号線の配線を簡単にし、且つ、安定した動作をさせるとともに中継用のバッファや水晶発振器／発振子などを削減でき、実装面積的にもコスト的にも有利な撮像装置を提供する。 - 特許庁

Further, the buffer circuit is provided with selection circuits respectively connected to a plurality of the inverters and an output control circuit for receiving an output control signal and inhibiting an output of the output signal in response to the output control signal.例文帳に追加

さらに、前記複数のインバータの各々に接続される選択回路と、出力制御信号が入力され、前記出力制御信号に応答して前記出力信号の出力を禁止をする出力制御回路とを上述のバッファ回路に備える。 - 特許庁

A clock CLK is applied to flip-flops 5a, 5b as resistor circuits into which output data from a test circuit 4 are input together with a circuit block 3, and an output signal changing synchronously with the clock CLK is inputted into a buffer circuit 6 as a test object circuit.例文帳に追加

回路ブロック３と共に、テスト回路４の出力データが入力されるレジスタ回路としてのフリップフロップ５ａ、５ｂには、クロックＣＬＫが印加され、クロックＣＬＫに同期して変化する出力信号は、テスト対象回路としてのバッファ回路６に入力される。 - 特許庁

This output buffer circuit delays an input signal IN by connecting in series delay circuits 11 to 14 with feedback which vary in delay time according to the load placed on an output terminal 2 on the basis of an output signal OUT obtained through a feedback path L1.例文帳に追加

フィードバック経路Ｌ１を介して得られる出力信号ＯＵＴの電位基づき、出力端子２にかかる負荷に応じて各々の遅延時間が変化するフィードバック付遅延回路１１〜１４は直列に接続されて入力信号ＩＮを遅延させる。 - 特許庁

The random number generating circuit has a parallel circuit which is connected to an input of a selection circuit 101 and has buffer circuits 103_1 to 103_n selected by the selection circuit 101 and an inverter circuit 102 with a control terminal connected to an input of the parallel circuit and an output of the selection circuit 101.例文帳に追加

選択回路１０１の入力に接続され、選択回路１０１により選択されるバッファ回路１０３_１〜１０３_ｎを有する並列回路と、並列回路の入力及び選択回路１０１の出力に接続される制御端子付インバータ回路１０２とを有する。 - 特許庁

To suppress the deficiency of boosting in a driving voltage generating circuit 31 adapted to form and output liquid crystal driving voltages V0 to V4 previously determined and stabilized by output buffer circuits B0 to B4 by using a power source voltage VOUT formed in a boosting circuit 34.例文帳に追加

昇圧回路３４で作成された電源電圧ＶＯＵＴを用いて、出力バッファ回路Ｂ０〜Ｂ４が、予め定める安定化された液晶駆動電圧Ｖ０〜Ｖ４を作成し、出力するようにした駆動電圧発生回路３１において、昇圧不足を抑制する。 - 特許庁

On the other hand, a receiver side R1 consists of buffer circuits 12, 13 that receive the distributed clock 1 and the distributed pulse multiplexed output, and a pulse recovery circuit 14 that recovers the original single clock 3 and the original single clock 4 from the received pulse multiplexed output.例文帳に追加

一方受信側Ｒ１は、分配されたクロック１とパルス多重入力を受信するためのバッファー回路１２、１３と、受信したパルス多重入力から元の単独のクロックであるクロック３及びクロック４を再生するためのパルス再生回路１４とにより構成する。 - 特許庁

the image data stored in the frame memory 2 are outputted to the DAC 3 without being parallel-serial converted, and each total number of the DACs 3 and the buffer circuits 4 in the driving circuit to be used at the time of driving the liquid crystal display device 6 is less than the number of data bus lines 13, respectively.例文帳に追加

フレームメモリ２に記憶された画像データは、パラレル−シリアル変換されること無くＤＡＣ３に出力され、且つ、液晶表示装置６を駆動する際に使用される駆動回路内のＤＡＣ３及びバッファ回路４の各総数が夫々データバスライン１３の本数よりも少ない。 - 特許庁

A semiconductor integrated circuit 200 comprises a power line 10, a power resistance 11, a grounding line 12, a grounding resistance 13, output buffer circuits 14, 15 and 16, a power terminal PVdd, a grounding terminal PVss, output terminals PO1, PO2 and PO3, and lead terminals 17 and 18.例文帳に追加

半導体集積回路２００は、電源線１０、電源抵抗１１、接地線１２、接地抵抗１３、出力バッファ回路１４，１５，１６、電源端子ＰＶｄｄ、接地端子ＰＶｓｓ、出力端子ＰＯ１，ＰＯ２，ＰＯ３、及びリード端子１７，１８を含んで構成される。 - 特許庁

The buffer circuits B1-B3 are operated by a power source for operating the signal generation circuit 20 in the vertical scan circuit 12, namely, by a predetermined power source different from a ground potential DGND and a power supply potential DVDD, namely, by a ground potential DRVGND and a power supply potential DRVVDD.例文帳に追加

バッファ回路Ｂ１〜Ｂ３は、垂直走査回路１２の信号生成回路２０を作動させる電源（グランド電位ＤＧＮＤ及び電源電位ＤＶＤＤ）とは異なる所定電源（グランド電位ＤＲＶＧＮＤ及び電源電位ＤＲＶＶＤＤ）により作動される。 - 特許庁

The implementation of active voltage positioning (AVP) improved for a power source of a microprocessor or the like includes an AVP circuit separated from a power source error amplifier 42 by a buffer amplifier 62 having parallel RC feedback circuits 64, 66 controllably adjusting a transient response.例文帳に追加

マイクロプロセッサ等の電源のための改良されたアクティブ電圧ポジショニング（ＡＶＰ）の実施は、過渡応答を制御可能に調整する並列ＲＣフィードバック回路６４，６６を有するバッファ増幅器６２により、電源誤差増幅器４２から分離されたＡＶＰ回路を含む。 - 特許庁

Related to the code and information bit outputted from the element-coding circuits 101 and 102, a prescribed amount of them is accumulated in the registers 110 and 111, and a data is cut off at a convenient point and written in a buffer memory 104 for settling unconformity of word width between memories.例文帳に追加

また、要素符号化回路１０１，１０２から出力される符号および情報ビットについては、レジスタ１１０，１１１に所定量だけ蓄積した後、区切りのよい位置でデータを切り出してバッファメモリ１０４に書き込み、メモリ間のワード幅の不整合を解消する。 - 特許庁

While a reset signal RST1 is asserted, tristate buffer circuits TB1 to TB3 of respective bus drivers D1 to D3 are set in a high impedance state, and a bus B1 is driven to an electric potential of an L level by a switch element SW1 controlled by the reset signal RST1.例文帳に追加

リセット信号ＲＳＴ１のアサート中、各バスドライバＤ１、Ｄ２、Ｄ３のトライステートバッファ回路ＴＢ１、ＴＢ２、ＴＢ３を高インピーダンス状態とし、バスＢ１はリセット信号ＲＳＴ１によって制御されるスイッチ素子ＳＷ１より電位はＬレベルにドライブされる。 - 特許庁

A power supply becoming the reference of a load circuit is constituted of a first inverter 1 and a buffer 2 having short-circuited input and output, and a hysteresis control circuit 5 regulates the amount of shift of first and second load circuits 3 and 4 based on the output from a differential amplifier 6 thus constituting hysteresis.例文帳に追加

入出力を短絡した第１のインバータ１とバッファ２とにより負荷回路の基準となる電圧源を構成し、差動増幅器６の出力を基にヒステリシス制御回路５が第１の負荷回路３と第２の負荷回路４のシフト量を調整することによってヒステリシスを構成する。 - 特許庁

A power-supply wiring 51 supplying a clock buffer 13 with the power-supply voltage and the power-supply wirings 52 to 54 supplying other circuits 14 to 16 with the power-supply voltage are separated mutually in both the inside of a semiconductor integrated circuit SC and the inside of a semiconductor package SP.例文帳に追加

クロックバッファ１３に電源電圧を供給する電源配線５１と、その他の回路１４〜１６に電源電圧を供給する電源配線５２〜５４とは半導体集積回路ＳＣの内部及び半導体パッケージＳＰの内部の双方において相互に分離される。 - 特許庁

Storage locations in the buffer 30 are associated with specified steps of evaluation cycles of the areas in a transmitting circuit and the receiving circuit, so that data writing and data reading are executed to the storage locations based on steps of present evaluations performed in each cycle in the transmitting and receiving circuits.例文帳に追加

バッファ内の記憶位置は、送信回路クロック領域および受信回路クロック領域の各々の評価サイクルの特定のステップと関連し、送信回路および受信回路のそれぞれの評価サイクル内で行われている現在評価ステップに基づいて、バッファ内の記憶位置に対してデータ書込みおよび読取りを行う。 - 特許庁