「buffer circuits」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

The input/output circuits are connected with the pads arranged at predetermined intervals on a semiconductor substrate, and have an input/output buffer or the like.例文帳に追加

入出力回路は、半導体基板に所定間隔を隔てて配置されたパッドに接続されており、入出力バッファ等を備える。 - 特許庁

The plurality of transistors PO and NO in the buffer circuits are brought into selectively operable states in accordance with control signals from the outside.例文帳に追加

各バッファ回路中の複数個のトランジスタＰＯ及びＮＯは、外部からの制御信号に従い選択的に動作可能な状態とされる。 - 特許庁

A motor driving circuit 1 has an inverter circuit 2, a control circuit part 3, buffer circuits 4a-4c, a resistor R2, and capacitor elements C1-C3.例文帳に追加

モータ駆動回路１は、インバータ回路２と、制御回路部３と、バッファ回路４ａ〜４ｃと、抵抗Ｒ２と、キャパシタ素子Ｃ１〜Ｃ３とを備えている。 - 特許庁

A differential input circuit part and an output circuit part, which constitute the buffer amplifier for the single power source, incorporate respective independent DC bias circuits.例文帳に追加

単一電源用バッファアンプを構成する差動入力回路部と出力回路部に、それぞれ独立した直流バイアス回路を内蔵する。 - 特許庁

When the analog switches 31 and 34 are turned OFF, all the output current of the buffer circuits 23 and 25 flows to the antenna 7 and the output amplitude becomes large.例文帳に追加

アナログスイッチ３１、３４がオフすると、バッファ回路２３、２５の出力電流は全てアンテナ７に流れ、その出力振幅が大きくなる。 - 特許庁

The clock generating circuit includes inverting circuits IV0-IV4 of series connection where an output of the IV4 is given to the IV0 via a feedback line FL and buffer circuits BF0-BF4 that receive outputs of the IV0-IV4.例文帳に追加

クロック生成回路は、帰還ラインＦＬを介してＩＶ４の出力がＩＶ０に入力される直列接続の反転回路ＩＶ０〜４とＩＶ０〜４の出力が入力されるバッファ回路ＢＦ０〜４を含む。 - 特許庁

The high-frequency apparatus, having a plurality of PLL circuits, comprises a buffer amplifier BUF1 inserted between those PLL circuits A on the side of feeding a reference signal used for phase comparison and those PLL circuits B on the side to be fed with the reference signal.例文帳に追加

本発明では、ＰＬＬ回路を複数有する高周波装置において、位相比較に用いる基準信号の供給側となるＰＬＬ回路Ａと、基準信号の被供給側となるＰＬＬ回路Ｂとの間に、バッファアンプＢＵＦ１を挿入した構成としている。 - 特許庁

The DMA transfer control part includes a plurality of data buffer control circuits by priority order, and performs writing to a transfer parameter data buffer 310 of a priority order designated by the priority order in the transfer parameter data.例文帳に追加

また、ＤＭＡ転送制御部内にデータバッファ制御回路を優先順位別にして複数具備し、転送パラメータデータ内の優先順位に指示された優先順位の転送パラメータデータバッファ３１０へ書き込む。 - 特許庁

The semiconductor storage device includes a memory cell array (MCA), a first buffer (RXK), a second buffer (RXC), first circuits (101, 102, 103), a second circuit (104), a first DLL circuit (RXDLL), and a second DLL circuit (TXDLL).例文帳に追加

メモリセルアレイ（ＭＣＡ）、第１バッファ（ＲＸＫ）、第２バッファ（ＲＸＣ）、第１回路（１０１，１０２，１０３）、第２回路（１０４）、第１ＤＬＬ回路（ＲＸＤＬＬ）、及び第２ＤＬＬ回路（ＴＸＤＬＬ）を設ける。 - 特許庁

In such a case, a buffer circuit formed of single crystal Si and an electric power generating circuit 32 for the buffer circuit are provided on an FPC and other circuits formed of polycrystal Si are provided on the glass substrate 6.例文帳に追加

ここで、単結晶Ｓｉで形成されるバッファ回路とバッファ回路用電源生成回路３２をＦＰＣ上に設け、多結晶Ｓｉで形成される他の回路はガラス基板６上に設ける構成とする。 - 特許庁

A drive ability control circuit 12 varies the output voltage of output voltage variable type power source circuits 111 and 112 of an output buffer 11 for adjusting amplitude of a differential outputted from the output buffer.例文帳に追加

駆動能力制御回路１２は、出力バッファ１１の出力電圧可変型電源回路１１１，１１２の出力電圧を変化させることにより、出力バッファから出力される差動の振幅を調節する。 - 特許庁

An output buffer 317 which outputs a system reference clock pulse output signal SysCLk_-SL to be supplied to the baseband LSI includes buffer circuits OB_-1, OB_-2, OB_-3, ..., OB_-n and a control register CNT_-REG.例文帳に追加

ベースバンドＬＳＩに供給されるシステム基準クロックパルス出力信号ＳｙｓＣＬｋ＿ＳＬを出力する出力バッファ３１７は、バッファ回路ＯＢ＿１、ＯＢ＿２、ＯＢ＿３…ＯＢ＿ｎと、制御レジスタＣＮＴ＿ＲＥＧとを含む。 - 特許庁

The voltage applied to the buffer circuit is reduced by separately providing buffer circuits connected to gate electrodes of an N channel transistor and a P channel transistor which are connected to scanning lines and by making respective driving voltages different.例文帳に追加

走査線につながるＮチャネル型トランジスターとＰチャネル型トランジスターのゲート電極に繋がるバッファ回路を別個に設け、それぞれの駆動電圧を異なったものとすることでバッファ回路にかかる電圧を低減する。 - 特許庁

The delay circuits individually have a 1st delay buffer, a 2nd delay buffer and a circuit device supplying a voltage defined in advance to a common connection of the 1st and 2nd delay buffers.例文帳に追加

これらの遅延回路のおのおのは、第１遅延バッファ素子と、第２遅延バッファ素子と、第１遅延バッファと第２遅延バッファとの共通接続点に予め定められた電圧を供給する回路装置とを有する。 - 特許庁

The bidirectional bus driving circuit is provided with; three state buffer circuits 11, 12 which supply a signal D to each of buses YB, YA when a control signal OE is enabled; circuits 15, 17 and 16, 18 which generate control signals (nodes N17, N18); and three state buffer circuits 19, 20 which supply signals of buses YB, YA to buses YA, YB respectively.例文帳に追加

制御信号ＯＥがイネーブルのときに信号ＤをバスＹＢ，ＹＡのそれぞれに供給する３ステートバッファ回路１１，１２と、制御信号（ノードＮ１７，Ｎ１８）を生成する回路１５，１７及び１６，１８と、ノードＮ１７，Ｎ１８の信号がイネーブルのときに、バスＹＢ，ＹＡの信号をバスＹＡ，ＹＢにそれぞれ供給する３ステートバッファ回路１９，２０とを有する。 - 特許庁

The semiconductor memory having an input buffer (202) which performs buffering by inputting write data from the outside, and control circuits (501 to 506) which disable the input buffer during reading operation, and enable the input buffer when read data mask signals are inputted thereafter, is provided.例文帳に追加

ライトデータを外部から入力してバッファリングするための入力バッファ（２０２）と、リード動作中は入力バッファを非活性状態にし、その後にリードデータマスク信号が入力されると入力バッファを活性状態にする制御回路（５０１〜５０６）とを有する半導体記憶装置が提供される。 - 特許庁

A buffer circuit group 11a on the clock tree network includes a transmission control circuit GCB for controlling application/shut off of a clock signal CLK to the buffer circuit group 11a, and switch circuits TR3, TR4 for interrupting the connection between the buffer circuit group 11a and power supplies VDD, Vss when the transmission control circuit GCB interrupts the clock signal CLK.例文帳に追加

バッファ回路群１１ａへのクロック信号ＣＬＫの供給と遮断を制御する伝達制御回路ＧＣＢと、伝達制御回路ＧＣＢでクロック信号ＣＬＫを遮断するとき、バッファ回路群１１ａと電源ＶDD，Ｖssとの接続を遮断するスイッチ回路Ｔr3，Ｔr4とを備えた。 - 特許庁

Chromatic aberration of magnification correction circuits 216-218 read the second image data stored in the image buffer area 220 thereby to perform the correction of chromatic aberration of magnification.例文帳に追加

倍率色収差補正回路２１６〜２１８は、画像バッファ領域２２０に記憶される第２の画像データを読み出し、倍率色収差補正を行う。 - 特許庁

The buffer circuits 12 and 13 outputs the 2nd reference voltages, generated by the generating circuit 11 to the resistance dividing circuit 14 respectively, after impedance conversion.例文帳に追加

バッファ回路１２・１３は、生成回路１１にて生成された第２参照電圧をそれぞれインピーダンス変換して抵抗分割回路１４に出力する。 - 特許庁

During the printing operation, only image data are inputted into the shift register 11 with N bits, and the selecting circuits 15 fetches the signal outputted from the buffer 14.例文帳に追加

印字動作中には、Ｎビットのシフトレジスタ１１に画像データのみを入力し、選択回路１５がバッファ１４から出力された信号を取り込む。 - 特許庁

When power is supplied, the signal driving capability of each of the buffer circuits 71, 72 and 73 is set so as to be selected by the minimum signal driving capability.例文帳に追加

そして、電源投入時、バッファ回路７１、７２、７３の信号駆動能力は、最も小さい信号駆動能力に選択されるように設定されている。 - 特許庁

Since MOS transistors are used for the buffer circuits 4a-4c, the turn-on time Ton and the turn-off time Toff can be shortened, and the switching loss can be reduced.例文帳に追加

バッファ回路４ａ〜４ｃにＭＯＳトランジスタを用いるため、ターンオン時間Ｔｏｎおよびターンオフ時間Ｔｏｆｆを短くでき、スイッチング損失を小さくできる。 - 特許庁

Bias voltages VGG1, VGG2, and VGG3 are individually applied to three-stage source follower circuits SF1, SF2 and SF3 constituting an output buffer 12.例文帳に追加

出力バッファ部１２を構成する３段のソースフォロア回路ＳＦ１、ＳＦ２、ＳＦ３それぞれに対し、バイアス電圧ＶＧＧ１、ＶＧＧ２、ＶＧＧ３を別個に印加する。 - 特許庁

The frequency determining circuit 83 and fine adjusting circuit 85 receive a clock source voltage Vccc, and other buffer circuits receive a peripheral source voltage Vccp.例文帳に追加

周波数決定回路（８３）および微調整回路（８５）はクロック電源電圧（Ｖｃｃｃ）を受け、他のバッファ回路は、周辺電源電圧（Ｖｃｃｐ）を受ける。 - 特許庁

A clock buffer circuit 2 outputs a differential clock signal with offset having threshold voltage of a MOS transistor as offset voltage to latch circuits 1a, 1b.例文帳に追加

クロックバッファ回路２は、ＭＯＳトランジスタの閾値電圧をオフセット電圧として持つオフセット付差動クロック信号をラッチ回路１ａ、１ｂに出力する。 - 特許庁

Prediction circuits 13D1, 13D2, 15D1 to 15D4 and buffer selectors 14D1, 14D2, 16D1 to 16D4 predictively encode 6-channel voice signals.例文帳に追加

予測回路１３Ｄ１，１３Ｄ２，１５Ｄ１〜１５Ｄ４とバッファ・選択器１４Ｄ１，１４Ｄ２，１６Ｄ１〜１６Ｄ４は、６チャネル音声信号を予測符号化する。 - 特許庁

The output buffer circuit 11 which leads a logic output out from an output terminal 19 is constituted by connecting multiple output circuits in parallel.例文帳に追加

出力端子１９から論理出力を外部に導出する出力バッファ回路１１は、複数の出力回路を並列に接続して構成する。 - 特許庁

A plurality of patterns of phase compensation circuits, each including a resistor and a capacitor connected in series, are provided at an input portion (a base of a transistor Q5) of a buffer in the amplifying apparatus.例文帳に追加

増幅装置内のバッファの入力部（トランジスタＱ５のベース）に、直列接続した抵抗とコンデンサからなる位相補償回路を複数パターン設ける。 - 特許庁

A source driver 17 comprises; a timing circuit 19, level shift circuits L1 to L4; a level shift circuit L00; a level shift circuit L04; a level shift circuit LM-4; output buffer circuits Bu1 to Bu5; an output buffer circuit BuM; output terminals Out1 to Out5; and an output terminal OutM.例文帳に追加

ソースドライバ１７には、タイミング回路１９、レベルシフト回路Ｌ１乃至Ｌ４、レベルシフト回路Ｌ００、レベルシフト回路Ｌ０４、レベルシフト回路ＬＭ−４、出力バッファ回路Ｂｕ１乃至Ｂｕ５、出力バッファ回路ＢｕＭ、出力端子Ｏｕｔ１乃至Ｏｕｔ５、及び出力端子ＯｕｔＭが設けられている。 - 特許庁

The chip selection circuit activates defect detecting and repairing circuits, such as a repair circuit or a test time shortening circuit, when at least one signal out of output signals of the plurality of data input buffer circuits is in a first logic state.例文帳に追加

チップ選択回路は複数のデータ入力バッファ回路の出力信号のうち少なくとも一つが第１論理状態の時、リペア回路またはテストタイム短縮回路のような不良検証及び改善回路を活性化させる。 - 特許庁

When the analog switches 31 and 34 are turned ON, a part of the output current of the buffer circuits 23 and 25 flows through the dumping circuits 32 and 35, the current flowing to the antenna 7 is reduced for that portion and the output amplitude is lowered.例文帳に追加

一方、アナログスイッチ３１、３４がオンすると、バッファ回路２３、２５の出力電流の一部がダンプ回路３２、３５を通して流れ、アンテナ７に流れる電流はその分だけ減少して出力振幅が低下する。 - 特許庁

First CAM circuits 30 and the comparator 40 are connected by a wiring 50 having a straight line shape, a wiring 51 connecting the second CAM circuits 30' and a buffer circuit or the like is wired through a gap between comparators 40.例文帳に追加

第１ＣＡＭ回路３０と比較回路４０とは直線形状の配線５０によって接続され、第２ＣＡＭ回路３０’とバッファ回路等とを接続する配線５１は、比較回路４０間の間隙を通って配線される。 - 特許庁

Selector circuits 1 to 3 are provided to the pre-stage of the buffer, and each inverter can select a signal input to the buffer on the basis of selector logic, inverts a data signal, and the pre-emphasis amount and the number of pre-emphasis taps are adjusted by the select signal of the selector logic.例文帳に追加

バッファの前段にセクレタ回路1〜3を有し、インバータは、セレクタ論理によりバッファに入力する信号を選択可能で、データ信号を反転し、セレクタ論理のセレクト信号により、プリエンファシス量とプリエンファシスタップ数を調整する。 - 特許庁

An input buffer (inverter G_1), full band passing circuits (DELYIANNIS phase shift circuits) having at least two secondary transmission functions and an output buffer (inverter G_2) are sequentially connected, the full band passing circuits having the two secondary transmission functions have phase characteristics with respect to different frequencies and are cascade connected to obtain the approximately fixed delay time over the wide frequency band.例文帳に追加

入力バッファ（インバータＧ_１）と、少なくとも２個の２次の伝達関数を持つ全帯域通過形回路（ＤＥＬＹＩＡＮＮＩＳ形移相回路（Ｉ），（ＩＩ）と、出力バッファ（インバータＧ_２）とを順次接続し、２個の２次の伝達関数を持つ全帯域通過形回路は、異なる周波数に対する位相特性を有し、従続接続することで広い周波数帯域においてほぼ一定の遅延時間とする。 - 特許庁

The connection information storage 11 inputs the connection information via the group of the pads 16 and the group of the buffer circuits 15, writes it to itself, and outputs it to the switch circuit 8.例文帳に追加

接続情報記憶部１１は、パッド群１６、バッファ回路群１５を介し前記接続情報を入力し自己に書き込み、スイッチ回路部８へ出力する。 - 特許庁

The communication processing circuits 23, 24 and 25 acquire the apparatus group information from the first apparatus groups 3, 4 and 5, and the apparatus group information and its acquired time information are stored in the buffer 22.例文帳に追加

通信処理回路23、24、25は、第１機器群３、４、５から機器群情報を取得し、該機器群情報とその取得時刻情報とをバッファ22に格納する。 - 特許庁

The buffer circuits 2042 and 2052 are controlled by a signal PUM so as to increase a through current just for a prescribed period when starting and ending the sense operation.例文帳に追加

バッファ回路２０４２および２０５２は、センス動作の開始時および終了時も所定期間だけ、貫通電流が大きくなるように信号ＰＵＭにより制御される。 - 特許庁

To reduce current consumption and to improve an operation frequency when plural gate circuits scattered in a semiconductor integrated circuit are selectively driven by a buffer circuit.例文帳に追加

半導体集積回路内に散在する複数のゲート回路をバッファ回路で選択的に駆動する際の消費電流の低減と動作周波数の向上とを図る。 - 特許庁

To reduce a chip occupied area by employing a fixed data shift redundancy method and enabling to share a data buffer among defective address latch circuits in a plurality of relief areas.例文帳に追加

固定式データシフトリダンダンシ方式を採用し、複数の救済エリアの不良アドレスラッチ回路でデータバッファの共有を可能とし、チップ占有面積の低減を図る。 - 特許庁

From among the signals subjected to the delay compensation and output from the buffer circuits 3-1 to 3-N, the signals which belong to the same belonging pattern are added together by addition controllers 4-1 to 4-4.例文帳に追加

加算制御器4-1〜4-4は、バッファ回路3-1〜3-Nからの遅延補償された出力信号の中から同じ所属パターンに属するもの同士の加算処理を行う。 - 特許庁

The image data and α value data are stored in a frame buffer memory 8, and α-blending processing circuits 5a and 6a are built in a Bitblt macro circuit 5 and a Display macro circuit 6.例文帳に追加

フレームバッファメモリ８に画像データおよびα値データを格納し、Bitbltマクロ回路５とDisplayマクロ回路６に、それぞれαブレンド処理回路５ａ，６ａを内蔵する。 - 特許庁

The bus widths of internal buses 147 and 148, the data input/output width of the circuit 145 and the buffer widths of circuits 1441-1444 are all set at 64 bits.例文帳に追加

ここで、内部バス１４７，１４８のバス幅、メモリＩ／Ｆ回路１４５のデータ入出力のデータ幅、並びにＦＩＦＯ回路１４４_1 〜１４４_4 のバッファ幅は共に６４ビットである。 - 特許庁

A data processor (1) is provide with a central processing unit (2), a memory (5) which can be accessed from the central processing unit, a plurality of input/output circuits (12, 13), and an FIFO control circuit (6) for making the memory operate as the FIFO buffer of the input/output circuits.例文帳に追加

データプロセッサ（１）は、中央処理装置（２）と、中央処理装置によりアクセス可能なメモリ（５）と、複数の入出力回路（１２，１３）と、メモリを複数の入出力回路のＦＩＦＯバッファとして動作させるＦＩＦＯ制御回路（６）とを有する。 - 特許庁

The data transfer circuits 4-i have center side interface circuits 8-i corresponding to the external general buses 5-i and the internal local bus 3 and buffer memories 9-i for writing of reading data from the host CPU 2 and terminal groups 6-i.例文帳に追加

データ転送回路４−ｉは、外部汎用バス５−ｉ及び内部ローカルバス３に対するセンタ側インターフェース回路８−ｉと、ホストＣＰＵ２及び端末グループ６−ｉからのデータを書込み、または読み出すバッファメモリ９−ｉとを有する。 - 特許庁

A plurality of buffer circuits, Buffer1, Buffer2, and Buffer3 are connected in parallel to its output terminal and controlled to turn on only one of them while turning off the others by using the first switch circuits, SW1, SW2, and SW3.例文帳に追加

その出力端に複数個のバッファ回路Ｂｕｆｆｅｒ１、Ｂｕｆｆｅｒ２、Ｂｕｆｆｅｒ３が並列に接続され、第１のスイッチ回路ＳＷ１、ＳＷ２、ＳＷ３により、１個のみがオンとなり、他はオフになるように制御されている。 - 特許庁