「buffer circuits」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

The latch circuits 2 and 3 respectively and temporarily hold serial data signals D+ and D- from an internal circuit 1 on the basis of a latch control signal LAT from a control circuit 4 in a normal mode, and output the signals with the phases of the signals made to be the same to the output buffer circuits 8 and 9.例文帳に追加

ラッチ回路２，３は、通常モード時は、それぞれ制御回路４からのラッチ制御信号ＬＡＴに基づいて、内部回路１からのシリアルデータ信号Ｄ＋，Ｄ−を一時的に保持し、それらの位相を揃えて出力バッファ回路８，９に出力する。 - 特許庁

A thin film transistor having a floating island region and a base region between the source and drain regions of an active layer is disposed in a buffer circuit for requesting a high withstand voltage and a rapid operating speed of various type circuits for constituting peripheral drive circuits 101, 102.例文帳に追加

また、周辺駆動回路１０１、１０２を構成する各種回路の内、高い耐圧と速い動作速度を要求するバッファ回路には、活性層のソース／ドレイン領域間に浮島領域およびベース領域を有する構成でなる薄膜トランジスタを配置する。 - 特許庁

In the semiconductor integrated circuit which is connected to a memory through the intermediary of a bus that is used by the other circuits in common, a switching device intercepting the propagation of signals is provided to buffer circuits BUFI and BUFO which are provided to each of input/output terminals T1 to Tn connected to the bus.例文帳に追加

他の回路と共通のバスを介してメモリに接続される半導体集積回路において、バスと接続される入出力端子Ｔ１〜Ｔｎごとに設けられたバッファ回路ＢＵＦＩ、ＢＵＦＯに、信号の伝搬を遮断するスイッチ素子を設ける。 - 特許庁

If synchronous signals and frame identification signals provided from the outside are provided to a plurality of signal processing circuits, phase difference of video signals output from the signal processing circuits is reduced, which makes it possible to match the phases of the video signals output from the signal processing circuits using a line buffer and to display a high-resolution video.例文帳に追加

外部から供給された同期信号やフレーム識別信号を複数の信号処理回路に供給した場合に信号処理回路から出力される映像信号の位相差が少なくなるので、ラインバッファを用いて、信号処理回路から出力される映像信号の位相を一致させて、高解像度の映像表示を行うことができる。 - 特許庁

To provide a buffer circuit which reduces variation of oscillation frequency to variation of a control voltage as required in a VCO using a plurality of buffer circuits by semiconductor integration process with limit in the minimum size of a variable capacity diode.例文帳に追加

可変容量ダイオードの最小サイズに制限を有する半導体集積化プロセスによる複数のバッファ回路を用いたＶＣＯにおいて、制御電圧の変化に対する発振周波数の変化を必要に応じて小さくできるようにしたバッファ回路を提供すること。 - 特許庁

This fills up a gap (g) between the circuit board 1 for buffer circuits and the case 11 to avoid the interference with board transport rails 2 widthwise shifted according to various sizes of the circuit board 1.例文帳に追加

これにより各種寸法の回路基板１に応じて幅寄せ移動する基板搬送レール２との干渉回避のための回路基板１とケース１１との隙間ｇを埋める。 - 特許庁

When the initializing signal of low level is received in an input CL, low level is impressed to the inputs of pulse delay circuits DL31-DL3m and a buffer 11 and an output Q is turned into low level.例文帳に追加

入力ＣＬにローレベルの初期化信号を受けた場合、パルス遅延回路ＤＬ３１〜ＤＬ３ｍおよびバッファ１１の入力にローレベルが印加され、出力Ｑがローレベルになる。 - 特許庁

Second correction circuits 20, 21, 23 detect a delay time of a clock signal supplied from the input buffer circuit 11, and output a clock signal in which a delay time is corrected.例文帳に追加

第２の補正回路２０、２１，２３は、入力バッファ回路１１から供給されるクロック信号の遅延時間を検出し、遅延時間が補正されたクロック信号を出力する。 - 特許庁

The buffer circuit is provided with a differential-voltage detection circuit 10, composed of differential amplifier circuits 11, 12, for detecting a differential voltage between an input signal and an output signal during rising of the input signal and a differential voltage between the input signal and the output signal during falling of the input signal.例文帳に追加

入力信号の立ち上がり時と立ち下がり時の入力信号と出力信号との差電圧を検出する差電圧検出回路１１、１２を具備する。 - 特許庁

To reduce the capacity of a buffer memory that each processing circuit is equipped with and to suppress rise in operating clock frequency when the processing circuits request the right to use a bus asynchronously.例文帳に追加

複数の処理回路が非同期でバス使用権を要求する場合に、各処理回路に備えられるバッファメモリの容量を低減し且つ動作クロック周波数の上昇を抑制する。 - 特許庁

To prevent, when the output buffers of all the bidirectional buffer circuits connected to through electrode are in high impedance, the through electrode from being in a logic unstable state.例文帳に追加

貫通電極に接続されているすべての双方向バッファ回路の出力バッファがハイインピーダンスとなった場合でも、貫通電極が論理不定状態となることを防止する。 - 特許庁

First correction circuits 14, 15, 18 detect a delay time of a clock signal supplied from the input buffer circuit 11, and output a clock signal in which a delay time is corrected.例文帳に追加

第１の補正回路１４，１５，１８は、入力バッファ回路１１から供給されるクロック信号の遅延時間を検出し、遅延時間が補正されたクロック信号を出力する。 - 特許庁

To enable supplying sufficient power to input/output buffer circuits to which power supply voltages of different voltage levels are supplied, in a smaller power-supply wiring space than before.例文帳に追加

複数の電圧レベルの電源電圧が供給される入出力バッファ回路に対して、従来よりも少ない電源配線スペースで十分な電源供給を可能にする。 - 特許庁

In the case of an offset charge mode, the capacitor 8 receives and stores each offset voltage generated by the noninverting amplifier circuit 4, the inverting amplifier circuits 5, 6, the buffer amplifier 9 and the subtractor circuit 21.例文帳に追加

オフセットのチャージモードのときには、コンデンサ８は、非反転増幅回路４、反転増幅回路５、６、バッファアンプ９、減算回路２１で発生する各オフセット電圧を取り込んで保持する。 - 特許庁

First and second input buffer circuits receive N least significant bits (N is any natural number) and N most significant bits respectively out of M bit data inputted through input/output pins.例文帳に追加

第１、第２入力バッファ回路は、前記入出力ピンを通じて入力されたＭビットデータのうち、Ｎ個の下位ビット（Ｎは自然数）、Ｎ個の上位ビットを各々受け入れる。 - 特許庁

To provide a wiring module which dispenses with redoing timing verification again, when relative arrangements are changed among hard macros and peripheral buffer circuits arranged at peripheral portions.例文帳に追加

ハードマクロと周辺部に配置された周辺バッファ回路との間で相対的な配置が変更された場合に、再度タイミング検証をやり直す必要のない配線モジュールを提供すること。 - 特許庁

Thereafter, before disposing cells for other circuits and forming a wiring pattern, a buffer cell is inserted in the net of a test signal for the boundary scan register connected to the test control circuit.例文帳に追加

その後、他の回路を構成するセルの配置および配線パターンの作成前に、テスト制御回路につながるバウンダリスキャンレジスタに対するテスト信号のネット中にバッファセルを挿入する。 - 特許庁

A control signal source validating an output buffer is given to flip-flop circuits 41 to 44, which produce a plurality of kinds of control signals with different timings.例文帳に追加

出力バッファを有効化する制御信号源を、フリップフロップ回路４１〜４４に入力し、該フリップフロップ回路４１〜４４によりタイミングの異なる複数種類の制御信号を生成する。 - 特許庁

Thus, even if abnormality cannot be rightly detected due to a fluctuation in the input threshold value voltages in the output signal levels of the buffer circuits where a signal level of the external terminal 102 is a level close to the input threshold value voltage of one buffer circuit, the abnormality can be rightly detected by the output signal level of another one buffer circuit.例文帳に追加

したがって、外部端子１０２の信号レベルが一方のバッファ回路の入力閾値電圧に近いレベルであってそのバッファ回路の出力信号レベルでは、入力閾値電圧のばらつきのために、異常を正しく検出できない場合でも、もう一方のバッファ回路の出力信号レベルにより異常を正しく検出することができる。 - 特許庁

As for the electronic equipment equipped with semiconductor integrated circuits and the start-up notification system, a start-up timing signal connected to a power source through a pull-up resistance is generated and the semiconductor integrated circuits are equipped with a start-up control circuit, which is composed of an open drain output buffer connected to one terminal and a Schmitt trigger input buffer.例文帳に追加

複数の半導体集積回路を備えた電子機器及び立ち上げ通知方式において、電源とプルアップ抵抗を介して接続した立ち上げタイミング信号を生成し、前記半導体集積回路は立ち上げ制御回路を備え、前記立ち上げ制御回路は一端子に接続したオープンドレインの出力バッファーとシュミットトリガーの入力バッファとからなることを特徴とする。 - 特許庁

Moreover, the voltages obtained from the divider circuit arranged inside of the same LSI as the driving circuits are supplied to the plural driving circuits in the same LSI through buffer amplifiers having a high input impedance and a low output impedance.例文帳に追加

また、基準電圧源によって生成される基準電圧のうち、駆動回路と同一のＬＳＩ内部に設けられた分圧回路によって得られる電圧は、入力インピーダンスが大きく出力インピーダンスが小さいバッファアンプを介して同一ＬＳＩ内の複数の駆動回路に供給される。 - 特許庁

This tester includes a plurality of output terminals 3 for outputting a signal from an internal circuit 7, buffer circuits 4, 5, 6 respectively disposed between the plurality of output terminals 3 and the internal circuit 7, and a delay circuit 8 connected to the specified buffer circuit 4 to delay a signal from the internal circuit 7.例文帳に追加

内部回路７からの信号を出力する複数の出力端子３と、複数の出力端子３と内部回路７の間にそれぞれ設けられたバッファ回路４，５，６・・・と、特定のバッファ回路４と接続され、内部回路７からの信号を遅延させる遅延回路８とを備える。 - 特許庁

To reduce a power-supply noise generated by an output buffer circuit which outputs a signal to the outside while an increase in a chip size and a drop in an integration degree are being suppressed and to reduce a power-supply noise, at a time when outputs of especially a plurality of output buffer circuits are toggled simultaneously or nearly simultaneously.例文帳に追加

チップサイズの増加や集積度の低下を抑えながら、外部に対し信号を出力する出力バッファ回路などで生じる電源ノイズを低減すると共に、特に複数の該出力バッファ回路の出力が同時ないしはほぼ同時にトグルする際の電源ノイズを低減する。 - 特許庁

The duty ratio of at least one of the clock signals CLK1, CLK2, CLK3 can be changed by changing the duty ratio of at least one of output buffer signals outputted from respective buffer circuits 10-0A, 10-1A, 10-2A, 10-3A included in the clock generation circuit 1A.例文帳に追加

クロック生成回路１Ａに含まれるバッファ回路１０−０Ａ，１０−１Ａ，１０−２Ａ，１０−３Ａの各々から出力される出力バッファ信号の少なくとも一つのデューティ比を変化させることによって、クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３の少なくとも一つのデューティ比を変化させることができる。 - 特許庁

An external CPU 35 judges that a command header in a buffer circuit 21 reaches the number of bytes set to a byte width designation register 33 when a flag 41 is active, and reads the command header from the buffer circuit 21 through an open gate circuit (any one of circuits 23-29) by one accessing.例文帳に追加

外部ＣＰＵ３５は、フラグ４１がアクティブであるとき、バッファ回路２１内のコマンドヘッダがバイト幅指定レジスタ３３に設定されたバイト数に達したと判断し、開いているゲート回路（２３〜２９のいずれか）を通じてバッファ回路２１からコマンドヘッダの読込みを１回のアクセスで行う。 - 特許庁

An error notification part 16 externally outputs, via a third terminal E, a third signal E indicating as to whether a buffer error has occurred to any of the plural peripheral circuits.例文帳に追加

エラー通知部１６は、複数の周辺回路の中のいずれかの周辺回路でバッファエラーが発生したか否かを表わす第３の信号Ｅを第３の端子Ｅを通じて外部へ出力する。 - 特許庁

In measurement, the NchMOSFET N1 and N2 are turned on to actuate the driver stage 2, the output part 3, and the buffer chain 5 as a ring oscillator comprising differential amplification circuits of eight stages.例文帳に追加

そして、測定時にＮｃｈＭＯＳＦＥＴＮ１及びＮ２をオン状態にし、ドライバ段２、差動出力部３、及びダミーバッファチェーン５を８段の差動増幅回路からなるリング発振器として動作させる。 - 特許庁

In case that the number of the distributed constant RC circuits connected in parallel is n pieces, the number of the distributed constant type capacitors connected to the output end of the buffer circuit is one among one pieces to (n-1) pieces.例文帳に追加

並列接続される分布定数型ＲＣ回路の数がｎ個の場合、バッファ回路の出力端に接続される分布定数型容量の数は、１個から（ｎ−１）個の間のいずれかである。 - 特許庁

An ACK control 2 arithmetically operates a difference between the unprocessed command number and the completed processing number in the pipeline buffer 4 on the basis of the count number of the address pointer forming circuits 3 and 6, and controls a return of the ACK signal to the CPU 1.例文帳に追加

ACKコントロール２はアドレスポインタ生成回路３，６のカウント数を元にパイプラインバッファ４内の未処理命令数と完了処理数の差を演算してCPU１へのＡＣＫ信号返送を制御する。 - 特許庁

An n-bit bus data output buffer is classified into four groups, and control signals #1 to #4 outputted from the flip-flop circuits 41 to 44 are fed to output buffers 11 to 14 by each group with distribution.例文帳に追加

ｎビットバスデータの出力バッファを４グループに分割し、各フリップフロップ回路４１〜４４から出力される各制御信号＃１〜＃４を、それぞれ、各グループ別に出力バッファ１１〜１４に分散して加える。 - 特許庁

By comparing a detected voltage at a detection position connected to an output end of the buffer circuit with a bias voltage, outputs of the first and the second output circuits are switched over and supplied to a display.例文帳に追加

そして、当該バッファ回路の出力端につながる検出位置の検出電圧とバイアス電圧とを比較して、第１、第２出力回路の出力を切り替えてディスプレイに供給する。 - 特許庁

Based on a strobe signal, the control signal generation circuit generates the first and second control signals and a third control signal that brings outputs of the first and second buffer circuits into high impedance state.例文帳に追加

制御信号生成回路は、第１および第２の制御信号と、第１および第２バッファ回路の出力をハイインピーダンス状態にする第３の制御信号とをストローブ信号に基づいて生成する。 - 特許庁

The input signal inputted in a input terminal 12 is supplied to input buffer circuits 14 and 15 by selectively switching between 50 Ω system signal route and 1 MΩ system signal route.例文帳に追加

入力端子12に入力された入力信号を、５０Ω系信号経路と１ＭΩ系信号経路を選択的に切換えて入力バッファ回路14、15に供給する高周波入力切換回路である。 - 特許庁

Input of two buffer circuits constituting a latch circuit receive different voltage depending on capacity coupling effect of a ferroelectric capacitor or capacity division of the ferroelectric capacitor before connection of a power source.例文帳に追加

ラッチ回路を構成する２つのバッファ回路の入力は、電源の接続前に、強誘電体キャパシタの容量カップリング効果または強誘電体キャパシタの容量分割により異なる電圧を受ける。 - 特許庁

The driving circuit for a display which has display elements arrayed in rows and/or columns is provided with a means for selecting the individual display elements or a display element group and also provided with buffer circuits for buffering driving signals, in which supply voltages to 1st and 2nd buffer circuits are sequentially and independently selectable.例文帳に追加

行及び／又は列状に配列されたディスプレイ素子を有するディスプレイ用の駆動回路であって、個々のディスプレイ素子又はディスプレイ素子グループを選択するための手段が設けられており、駆動信号を緩衝するためにバッファ回路が設けられている形式のものにおいて、第１及び第２のバッファ回路に対する供給電圧が順次、独立して選択可能である、ことを特徴とする駆動回路 - 特許庁

This information encoding device is equipped with a ring buffer 10, to which (n)-bit data including a terminating code can be inputted in parallel, n/2 number of convolutional encoding circuits which perform convolutional encoding of the bits of even-numbered inputted data of the ring buffer 10, and multiplexers 17 to 19 which input the bits generated by the respective convolutional encoding circuits and outputs them sequentially serial.例文帳に追加

本発明の情報符号化装置は、終結符号を含むｎビットのデータをパラレルに入力可能なｎビット(０〜ｎ−１)のリングバッファ１０と、リングバッファ１０の偶数番に入力されたデータのビットに対し畳込み符号化を行うｎ／２個の畳込み符号化回路１１〜１６と、各畳込み符号化回路により生成されたビットをパラレルに入力し、順次シリアルに出力するマルチプレクサ１７〜１９とを備える。 - 特許庁

In this semiconductor integrated circuit 1A, external output circuits 17 and 18 are provided with an output buffer OBUFF capable of variably adjusting output impedance and specifying means 19A and 19B for programmably specifying the output characteristics of the output buffer and the output impedance of the output buffer is decided so as to be the same as the characteristic impedance of a transmission system provided with a transmission line.例文帳に追加

半導体集積回路（１Ａ）の外部出力回路（１７，１８）に、出力インピーダンスを可変に調整可能な出力バッファ（ＯＢＵＦＦ）と当該出力バッファの出力特性をプログラマブルに指定する指定手段（１９Ａ，１９Ｂ）とを設け、出力バッファの出力インピーダンスを、伝送線を含む伝送系の特性インピーダンスと同じになるように決定する。 - 特許庁

To satisfactorily maintain phase noise over a wide frequency range and also to reduce power consumption in an orthogonal oscillation circuit, where 1st and 2nd voltage-controlled oscillator circuits and 1st and 2nd buffer amplifier circuits are connected in a ring shape and which generates a high frequency signal that is equal in frequency and has phase shifted by 90°.例文帳に追加

第１および第２の電圧制御発振回路と、第１および第２のバッファ増幅回路とをリング状に接続して、周波数が等しく、位相が９０°ずれた高周波信号を発生する直交発振回路において、広い周波数レンジに亘って位相ノイズを良好に維持すると共に消費電力が少なくする。 - 特許庁

In a signal driving circuit of an active matrix type liquid crystal display device, n switches 161 to 16n are provided between buffer circuits 151 to 15n to which voltages responsive to an image to be displayed are inputted through reference voltage selecting circuits 131 to 13n and output terminals T1 to Tn to which video signal lines are connected.例文帳に追加

アクティブマトリクス型液晶表示装置の信号線駆動回路において、表示すべき画像に応じた電圧が基準電圧選択回路１３１〜１３ｎから入力されるバッファ回路１５１〜１５ｎと映像信号線が接続される出力端子Ｔ１〜Ｔｎとの間に、ｎ個の切換スイッチ１６１〜１６ｎを設ける。 - 特許庁

A first equalizing circuit 17 for initializing the potential of a data line is provided at the end part of the data buffer 19 side of the pairs of data lines DQ, bDQ, second equalizing circuits 18a, 18b for initializing the potential of a data line are provided at, preferably, plural places including the end parts being opposite side to the data buffer 19.例文帳に追加

データ線対ＤＱ，ｂＱのデータバッファ１９側の端部には、データ線電位を初期化するための第１のイコライズ回路１７が設けられ、データバッファ１９と反対側の端部を含んで好ましくは複数箇所に、データ線電位を初期化するための第２のイコライズ回路１８ａ，１８ｂが設けられる。 - 特許庁

A plurality of coefficient selecting circuits 105a, 105b are provided for each of the plurality of process units to determine the indexes of the zero and non-zero coefficients in the coefficient string to be regenerated by outputs of the plurality of tables, transfer the non-zero coefficient to the output buffer, and write the zero coefficient to the output buffer.例文帳に追加

複数の係数選択回路１０５ａ及び１０５ｂは複数の処理単位毎に設けられ、複数のテーブルの出力にて、再現される係数列のゼロ係数及び非ゼロ係数のインデックスを決定し出力側バッファへ非ゼロ係数を転送し出力側バッファへゼロ係数を書き込む。 - 特許庁

A plurality of signal probing front-end circuits 30 are mounted to correspond to the plurality of detection points, respectively, buffer-amplify the voltage at each detection point based on an enable timing signal, compare the buffer-amplified voltage with each reference voltage, digitize a comparison result into a binary digital output signal, and output it.例文帳に追加

複数の信号検出フロントエンド回路３０は複数の検出点３３に対応して設けられ、イネーブルタイミング信号に基づいて各検出点の電圧を緩衝増幅した後、緩衝増幅した電圧を各参照電圧と比較してその比較結果を２値デジタル出力信号にデジタル化して出力する。 - 特許庁

The semiconductor device comprises: a plurality of output wirings 10 for supplying an output signal amplified by a plurality of output buffer circuits 8 to a plurality of corresponding terminals 3 for the output signal through a plurality of switch circuits 9; and a plurality of test wirings 12 for commonly and electrically connecting a plurality of terminals 3 for output signal arranged adjacently to each other through a plurality of switch circuits 11.例文帳に追加

複数の出力バッファ回路８により増幅された出力信号を対応する複数の出力信号用端子３に複数のスイッチ回路９を介して供給するための複数の出力用配線１０と、互いに隣接して配置された複数の出力信号用端子３間の各々を複数のスイッチ回路１１を介して電気的に共通接続する複数のテスト用配線１２とを有している。 - 特許庁

The memory block is set to ensure an offset between the writing start position via the D1-I/F 44b and the writing start position via the buffer circuits 64 and 66 so that overwrite is not performed in the memory block.例文帳に追加

このとき，Ｄ１−Ｉ／Ｆ４４ｂ経由の書き込み開始位置と，バッファ回路６４，６６経由の書き込み開始位置との間にオフセットを確保するようにメモリブロックを設定し，メモリブロック内で上書きをしないようにする。 - 特許庁

An output signal from an output buffer BUF1 of the test output data TOUT0 is monitored by connecting a tester to an input/ output terminal P0, and the signal is inputted into input circuits (BUF2, FF3).例文帳に追加

テスト出力データＴＯＵＴ０の出力バッファＢＵＦ１からの出力信号を入・出力端子Ｐ０にテスタを接続して監視するとともに、その信号を入力回路（ＢＵＦ２，ＦＦ３）に入力する。 - 特許庁