「buffer circuits」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

An internal clock signal aTu whose phase is faster than that of an internal clock signal Tu is supplied to a 1st delay line DL1 through output buffer circuits 12a to 12d constituting a delay monitor DLM and also supplied to a controlling part which controls the 1st and 2nd delay lines DL1 and DL2 and is not shown in the diagram.例文帳に追加

位相が内部クロック信号Ｔｕより進んだ内部クロック信号ａＴｕは、ディレイモニタＤＬＭを構成する出力バッファ回路１２ａ〜１２ｄを介して第１の遅延線ＤＬ１に供給されるとともに、第１、第２の遅延線ＤＬ１、ＤＬ２を制御する図示せぬ制御部に供給される。 - 特許庁

After control clock signal generating circuits 1a to 1l convert plural external clock signals to plural internal clock signals having an internal signal level by each input buffer amplifier, and generate control clock signals controlling operation of a semiconductor memory based on converted plural internal clock signals.例文帳に追加

制御クロック信号発生回路１ａ乃至１ｌは、複数の外部クロック信号をそれぞれ各入力バッファアンプにより内部信号レベルを有する複数の内部クロック信号に変換した後、変換された複数の内部クロック信号に基づいて半導体記憶装置の動作を制御する制御クロック信号を発生する。 - 特許庁

A local read-out data driver (50) reduces power consumption by using a non-precharge data line and reduced output voltage variation, enables plural circuits to be multiplexed by the same data line by using try-state enable output, and improves data line switching speed as a buffer between a sense amplifier (20) and a data line.例文帳に追加

ローカル読出データドライバ（５０）は非プリチャージデータ線および減じられた出力電圧変動を用いて消費電力を減らし、トライステート可能出力を用いて複数の回路が同じデータ線で多重化されるのを可能にし、センスアンプ（２０）とデータ線との間のバッファとしてデータ線スイッチング速度を向上させる。 - 特許庁

Still further, when low power consumption mode is specified, a current path of a CLK buffer (64) for generating the internal clock signal is interrupted and the paths of the circuits (20) and (22) are interrupted, according to an external clock enabling signal(EXCKE) and a low power mode instruction signal (SRFPWD).例文帳に追加

また、低電力消費モードが指定されたときには、外部クロックイネーブル信号（ＥＸＣＫＥ）と低電力モード指示信号（ＳＲＦＰＷＤ）に従って、内部クロック信号を発生するＣＬＫバッファ（６４）の電流経路を遮断し、またコントロールバッファ回路およびアドレスバッファ回路の電流経路を遮断する。 - 特許庁

To prevent a window from being canceled by the effect of the offset of the operational amplifier circuit of a liquid crystal driving power supply device, which employs a window comparator made up from operational amplifier circuits, and through-put currents to flow in P and N channel MOS transistors constituting of an output buffer.例文帳に追加

オペアンプ回路１、２から成るウインドウコンパレータを用いた液晶駆動電源装置に於いて、オペアンプ回路が持つオフセットの影響でウインドウがキャンセルされ、出力バッファ５を構成するＰチャネルＭＯＳトランジスタＱ１００とＮチャネルＭＯＳトランジスタＱ２００に貫通電流が流れることを防止する。 - 特許庁

The page buffer circuit includes a sense amplification unit, configured to compare a reference voltage with a bit line voltage changed, based on a program state of a selected memory cell connected to the bit line of a selected memory block and to amplify a sensing node based on a difference, and a plurality of latch circuits configured to latch program verification data according to the voltage level of the sensing node.例文帳に追加

基準電圧と、選択されたメモリブロックのビットラインに連結された選択されたメモリセルのプログラム状態によって変更されるビットライン電圧を比較し、その差によってセンシングノ−ドを増幅するセンシング増幅部と、前記センシングノ−ドの電圧レベルによってプログラム検証データをラッチする複数のラッチ回路と、を含む。 - 特許庁

Each complementary converters 12-1 to 12-N provided in each control signal generating circuit 4a, 5a, 6a, converts each signal outputted from the local buffer amplifiers 11-1 to 11-3 with AND gate to its complementary signal and outputs it to each control signal generator 13 in each control signal generating circuits 4a, 5a, 6a.例文帳に追加

各相補変換器１２−１乃至１２−Ｎは各制御信号発生回路４ａ，５ａ，６ａ内に設けられ、アンドゲート付きローカルバッファアンプ１１−１乃至１１−３から出力される各信号をその相補信号に変換して各制御信号発生回路４ａ，５ａ，６ａ内の各制御信号発生器１３に出力する。 - 特許庁

By having a dummy cell array 201 arranged in a memory cell array 101, and an intermediate buffer 300 arranged between the dummy cell array and the input-output circuits 400, control signal of the input-output circuit 400 can be operated at a high speed and at a high frequency in the memory of a large bit width, while the effect of increasing area to the absolute minimum is suppressed.例文帳に追加

ダミーセルアレイ２０１をメモリセルアレイ１０１内に配置し、中間バッファ３００を入出力回路４００の間に配置することにより、ビット幅の大きなメモリにおいても面積増大効果を最小限に抑えつつ、入出力回路４００の制御信号を高速かつ高周波で動作させることを可能にする。 - 特許庁

Buffer circuits Q11, Q13 output signals in a semiconductor integrated circuit including a 1st transistor Q11 of which the source and drain are connected to a 1st power supply VSS and an output terminal OUT, respectively, and the gate is connected to an input terminal IN for an internal signal of a semiconductor to the outside of the semiconductor integrated circuit through the output terminal OUT.例文帳に追加

バッファ回路Ｑ１１，Ｑ１３は、第１の電源ＶＳＳと出力端子ＯＵＴに各々ソースとドレインが接続され、ゲートが半導体の内部信号の入力端子ＩＮに接続された第１のトランジスタＱ１１を含む半導体集積回路内の信号を半導体集積回路外に力端子ＯＵＴを介して出力する。 - 特許庁

A plurality of discrete time analog processing circuits 101 are connected in parallel with each other, a gm value and a capacitance of a capacitor in each circuit system are set independently based on a prescribed condition, and an output signal obtained from each circuit system is synthesized by means of a buffer capacitor 102, so that an equivalently high-dimensional IIR filter property is achieved.例文帳に追加

複数の離散時間アナログ処理回路１０１を並列に接続し、各々の回路系統におけるｇｍ値やキャパシタの容量値を、所定の条件に基づいて独立に設定し、各々の回路系統から得られる出力信号をバッファキャパシタ１０２によって合成することにより、等価的に高次なＩＩＲフィルタ特性を実現する。 - 特許庁

An EFM demodulation circuit, a frame buffer circuit of large capacity, and the like can be reduced, by arranging parallel data read out simultaneously from plural tracks on a disk in order of address on a disk and in line before the EMF demodulation circuit, also PLL circuits can be reduced by performing phase adjustment of read-out data of plural tracks by one PLL circuit.例文帳に追加

ディスク上の複数個のトラックを同時に読み込んだ並列のデータをＥＦＭ復調回路の手前でディスク上のアドレス順に一列に整列させることにより、ＥＦＭ復調回路、大容量のフレームバッファ回路等を節約でき、また、複数トラック分の読み取りデータを１つのＰＬＬ回路で位相合せを行なうことによりＰＬＬ回路を節約することができる。 - 特許庁

The driving circuit 1 for driving the liquid crystal display device 6 comprises frame memory 2 for storing image data, a DAC 3 for converting digital data from the frame memory 2 into analog signals, a buffer circuit 4 for amplifying the output of the DAC 3 and outputting it, and a logic controller 5 for controlling the frame memory 2, DAC 3, and external circuits in response to an external logic signal.例文帳に追加

液晶表示装置６を駆動する駆動回路１は、画像データを記憶するフレームメモリ２と、フレームメモリ２からのディジタルデータをアナログ信号に変換するＤＡＣ３と、ＤＡＣ３の出力を電流増幅して出力するバッファ回路４と、外部からのロジック信号に応答してフレームメモリ２、ＤＡＣ３、及び外部回路を制御するロジックコントローラ５とを備える。 - 特許庁

The control circuit 14 controls the buffer circuits 11, 12 so that the control circuit 14 prolongs the leading time of a leading signal or shortens the trailing time of a trailing signal when the signal CU is at the H level, and shortens the leading time of the leading signal or prolongs the trailing time of the trailing signal when the signal CD is at the H level.例文帳に追加

制御回路１４は、信号ＣＵがＨである場合に、立ち上りとなる信号の立ち上り時間を長くするか、または立ち下りとなる信号の立ち下り時間を短くし、信号ＣＤがＨである場合に、立ち上りとなる信号の立ち上り時間を短くするか、または立ち下りとなる信号の立ち下り時間を長くするようにバッファ回路１１、１２を制御する - 特許庁

The input protecting circuit includes an input protecting resistor 4 connected between an external input terminal 2 and buffer circuits 3 connected with the internal circuit, and a p-type MOS transistor 5 and an input protective resistor 6 to which one end is connected to a power supply and the other end is connected between the external input terminal 2 and the input protective resistor 4.例文帳に追加

上記課題を解決するために、本発明に係る入力保護回路は、外部入力端子２と内部回路に接続するバッファ回路３との間に接続される入力保護抵抗４と、一端が電源に接続され、他端が外部入力端子２と入力保護抵抗４との間に接続されたｐ型ＭＯＳトランジスタ５及び入力保護抵抗６と、を備える。 - 特許庁

A plurality of buffer circuits 280 for receiving reference signals RAMP generated from a reference signal generating section 27 and supplying them to the reference signal input stage of a predetermined number of voltage comparing sections 252 are provided and the reference signal RAMP supplied through one reference signal line 251 is supplied while being separated to a reference signal RAMP_k through a reference signal output line _k for each block BK_k.例文帳に追加

参照信号生成部２７で生成された参照信号RAMPを受け、所定数の電圧比較部２５２の参照信号入力段に供給するバッファ回路２８０を複数設けることで、１つの参照信号線２５１を介して供給される参照信号RAMPを、各ブロックBK_k用の参照信号出力線_kを介して参照信号RAMP_kに分離して供給する。 - 特許庁

The SW control circuit 12 converts the voltage, generated by supplying a constant current from a constant current circuit 15 to the resistance 14, into a digital value by an analog-digital converting circuit 13 and according to the converted digital value, CMOS inverter circuits which are selected by the SW control circuit 12 are activated to control the on-resistance of the whole output buffer circuit 11 within a specific range.例文帳に追加

ＳＷ制御回路１２には、定電流回路１５から抵抗１４に一定電流を供給して発生する電圧を、ＡＤＣ回路１３でデジタル値に変換し、変換されたデジタル値に基づいてＳＷ制御回路１２が選択する個数のＣＭＯＳインバータ回路が能動化され、出力バッファ回路１１全体としてのオン抵抗が所定範囲内に制御される。 - 特許庁

The control circuits 4 and 5 control the input signals to the pre-buffers 2 and 3 so that the signals that the pre-buffers 2 and 3 output to the output-stage buffer 1 gently vary at the start of the variation of the input signals and also speedily vary a specified time after the start of variation of the input signals.例文帳に追加

制御回路４、５は、入力信号の遷移開始時には、プリバッファ２、３が出力段バッファ１へ出力する信号を緩やかに遷移させ、入力信号の遷移開始時から所定の時間経過後には、プリバッファ２、３が出力段バッファ１へ出力する信号を速やかに遷移させるように、プリバッファ２、３への入力信号を制御するようになっている。 - 特許庁

To provide a device and a method for driving data for a liquid crystal display device which enable substantial decrease in loss due to a failure of a tape carrier package by separately integrating digital-analog conversion parts and output buffer parts, and moreover decrease in the number of integrated circuits functioning as digital-analog conversion by driving the digital-analog converter parts in a time-division manner.例文帳に追加

本発明はデジタル−アナログの変換部と出力バッファ部を分離して集積化することでテープ・キャリア・パッケージの不良による損失を著しく減らすことができ、またデジタル−アナログの変換部を時分割駆動することでデジタル−アナログの変換機能をする集積回路の数を減らすことができるようにする液晶表示装置のデータの駆動装置及び方法に関するものである。 - 特許庁

Concerning an input signal 302 output from an output buffer 1, a state of the input signal is held by a hold circuit 3, when it is possible to determine whether a slew rate function is normally working, and a signal 307 in a state (at Low if normal) corresponding to a held state is inverted and output to a hold circuit 217 via AND circuits 214 and 215.例文帳に追加

出力バッファ１から出力された入力信号３０２について、スリューレート機能が正常か否かを判断することの可能な時の入力信号の状態を保持回路３が保持すると共に保持した状態に対応した状態（正常であればLow状態）の信号３０７を反転してＡＮＤ回路２１４、ＡＮＤ回路２１５を介して保持回路２１７に出力している。 - 特許庁

In a display device including a pixel section and a driver circuit on the same insulator, the driver circuit comprises: a decoder 100 having a plurality of NAND circuits including p-channel TFTs 104-106 connected in parallel and p-channel TFTs 107-109 connected in series; and a buffer section 101 having a plurality of buffers including three p-channel TFTs 114-116.例文帳に追加

同一の絶縁体上に画素部および駆動回路を含む表示装置において、駆動回路は、並列に接続されたｐチャネル型ＴＦＴ１０４〜１０６および直列に接続されたｐチャネル型ＴＦＴ１０７〜１０９を含む複数のＮＡＮＤ回路を有したデコーダ１００と、三つのｐチャネル型ＴＦＴ１１４〜１１６を含む複数のバッファを有したバッファ部１０１とを含むことを特徴とする。 - 特許庁

In the multi-output crystal oscillator comprising one crystal unit 10 and one oscillation circuit 1, a plurality of frequency division circuits 2 are connected in series with the output of the oscillation circuit 1, a switch 4 and a buffer 3 are provided, respectively, in the branched outputs of the oscillation circuit 1 and each frequency divider, and a frequency selected by the switch 4 is output as the oscillator output.例文帳に追加

１つの水晶振動子１０及び発振回路１を備えた水晶発振器において、発振回路１の出力に複数の分周回路２を直列に接続し、発振回路１及び各分周器の分岐された出力にそれぞれスイッチ４とバッファ３を設け、スイッチ４によって選択された周波数を発振器出力として出力する多出力水晶発振器としている。 - 特許庁

In a display device including a pixel portion and a driver circuit on one insulator, the driver circuit comprises a decoder 100 including plural NAND circuits including p-channel TFTs 104-106 connected in parallel and p-channel TFTs 107-109 connected in series, and a buffer portion 101 including plural buffers including three p-channel TFTs 114-116.例文帳に追加

同一の絶縁体上に画素部および駆動回路を含む表示装置において、駆動回路は、並列に接続されたｐチャネル型ＴＦＴ１０４〜１０６および直列に接続されたｐチャネル型ＴＦＴ１０７〜１０９を含む複数のＮＡＮＤ回路を有したデコーダ１００と、三つのｐチャネル型ＴＦＴ１１４〜１１６を含む複数のバッファを有したバッファ部１０１とを含むことを特徴とする。 - 特許庁