「buffer circuits」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

The delay stage DLS41 has clocked inverter circuits CIV1-CIVn, an inverter circuit IV41 and a buffer BF41.例文帳に追加

遅延段ＤＬＳは、クロックドインバータ回路ＣＩＶ１−ＣＩＶｎ、インバータ回路ＩＶ４１、バッファＢＦ４１を含む。 - 特許庁

When an output signal S1 for the output buffer circuits 8a is detected by the terminal 3c for output signal, the switch circuit 9a and the switch circuits 11a, 11b are turned on and the switch circuits 9b, 9c are turned off.例文帳に追加

出力バッファ回路８ａの出力信号Ｓ１を出力信号用端子３ｃで検知する場合、スイッチ回路９ａ、スイッチ回路１１ａ、１１ｂをオンとして、スイッチ回路９ｂ、９ｃをオフとする。 - 特許庁

The system nodes are connected to the bus by means of signal conditioning circuits, which may include correction circuits, an amplifier, a frequency multiplier, a logic translator, and a fan buffer.例文帳に追加

システムノードは信号調整回路を用いてバスに接続され、信号調整回路は、補正回路、増幅器、周波数逓倍器、論理変換器、およびファンバッファを含んでいてもよい。 - 特許庁

The step-down circuits are arranged in a rectangular cell region different from the rectangular cell region of the buffer circuit so as not to separate a part of the step-down circuits or a clamp MOS transistor, and to disperse the same into the cell region of the buffer circuit.例文帳に追加

降圧回路は前記バッファ回路の矩形セル領域とは異なる矩形セル領域に配置し、降圧回路の一部であるクランプＭＯＳトランジスタを分離してバッファ回路のセル領域に分散させることを行わない。 - 特許庁

To provide an image processor capable of being converted into hardware by suppressing the circuit size of a buffer between data processing circuits.例文帳に追加

データ処理回路間のバッファの回路規模を抑えてハードウェア化することが可能となる画像処理装置を提供する。 - 特許庁

To reduce increase in chip layout size, power consumption and the number of pins of LSI when a plurality of output buffer circuits are provided.例文帳に追加

複数の出力バッファ回路を備える際に、チップレイアウトサイズ、消費電力、ＬＳＩのピン数の増加を低減する。 - 特許庁

A reference voltage generating circuit 7 is provided with a generating circuit 11, buffer circuits 12 and 13, and a resistance-dividing circuit 14.例文帳に追加

基準電圧発生回路７に、生成回路１１と、バッファ回路１２・１３と、抵抗分割回路１４とを設ける。 - 特許庁

The buffer circuits have transistors PO and NO between a power supply voltage terminal or a ground terminal and an output terminal.例文帳に追加

各バッファ回路は、電源電圧端子又は接地端子と出力端子との間にトランジスタＰＯ及びＮＯを有している。 - 特許庁

The outputs of the time-series receiving-data buffer circuits 11a, 11b are stored in time-series in time-series instantaneous-value data-storing circuits 13a, 13b, after performing a predetermined digital filter process by digital-filter processing circuits 12a, 12b.例文帳に追加

時系列受信データバッファ回路１１ａ，１１ｂの出力は、ディジタルフィルタ処理回路１２ａ，１２ｂにて所定のディジタルフィルタ処理が実行された後、時系列瞬時値データ格納回路１３ａ，１３ｂに時系列に格納される。 - 特許庁

Buffer circuits 60 and 62 read out the pixel data periodically from the SDRAM 58, performs processing by a filter circuit 68, generates a plurality of lines of processed pixel data and writes the processed pixel data back to the plurality of memory blocks of the SDRAM 58 by buffer circuits 64 and 66.例文帳に追加

バッファ回路６０，６２は，画素データをＳＤＲＡＭ５８から周期的に読み出し，フィルタ回路６８によって演算処理を施し，複数ラインの処理画素データを作成し，バッファ回路６４，６６によってＳＤＲＡＭ５８の複数のメモリブロックに書き戻す。 - 特許庁

The power unit for driving liquid crystal display device is equipped with a plurality of buffer circuits BO-B2 for generating a plurality of voltages V0-V2 on the high voltage side and a plurality of buffer circuits B3, B4 for generating a plurality of voltages V3, V4 on the low voltage side.例文帳に追加

液晶表示装置駆動用電源装置は、高電圧側の複数の電圧Ｖ０〜Ｖ２を発生する複数のバッファ回路Ｂ０〜Ｂ２と、低電圧側の複数の電圧Ｖ３、Ｖ４を発生する複数のバッファ回路Ｂ３、Ｂ４とを有する。 - 特許庁

The power source unit for driving liquid crystal display device is equipped with a plurality of buffer circuits B0-B2 for generating a plurality of voltages V0-V2 on the high voltage side and a plurality of buffer circuits B3, B4 for generating a plurality of voltages V3, V4 on the low voltage side.例文帳に追加

液晶表示装置駆動用電源装置は、高電圧側の複数の電圧Ｖ０〜Ｖ２を発生する複数のバッファ回路Ｂ０〜Ｂ２と、低電圧側の複数の電圧Ｖ３、Ｖ４を発生する複数のバッファ回路Ｂ３、Ｂ４とを有する。 - 特許庁

The power unit for driving a liquid crystal display is equipped with a plurality of buffer circuits BO to B2 for generating a plurality of voltages V0 to V2 on the high voltage side, and a plurality of buffer circuits B3 and B4 for generating a plurality of voltages V3 and V4 on the low voltage side.例文帳に追加

液晶表示装置駆動用電源装置は、高電圧側の複数の電圧Ｖ０〜Ｖ２を発生する複数のバッファ回路Ｂ０〜Ｂ２と、低電圧側の複数の電圧Ｖ３、Ｖ４を発生する複数のバッファ回路Ｂ３、Ｂ４とを有する。 - 特許庁

The electric power unit for driving the liquid crystal display unit has a multiplicity of buffer circuits B0 to B2 for generating a multiplicity of high output voltages V0 to V2 and a multiplicity of buffer circuits B3 and B4 for generating a multiplicity of low output voltages V3 and V4.例文帳に追加

液晶表示装置駆動用電源装置は、高電圧側の複数の電圧Ｖ０〜Ｖ２を発生する複数のバッファ回路Ｂ０〜Ｂ２と、低電圧側の複数の電圧Ｖ３、Ｖ４を発生する複数のバッファ回路Ｂ３、Ｂ４とを有する。 - 特許庁

In the semiconductor storage device for reading the multivalued data in the time division, by arranging multiple control signal lines for controlling the timing at which an output buffer circuit operates, the noise can be reduced by shifting operating timing of output buffer circuits and reducing the number of the output buffer circuits operating simultaneously.例文帳に追加

多値データを時分割に読み出す半導体記憶装置において、出力バッファ回路の動作するタイミングを制御する制御信号線を複数設けることにより、出力バッファ回路の動作するタイミングをずらし、同時に動作する出力バッファ回路の数を減らすことにより、ノイズを低減させることができる。 - 特許庁

An oscillator includes: an oscillation circuit for generating an oscillation signal; an amplifier circuit for amplifying the generated oscillation signal; and a plurality of CMOS buffer circuits connected in parallel with each other, input terminals of the CMOS buffer circuits are connected together, output terminals of the CMOS buffer circuits are connected together, and each CMOS buffer circuit buffers the amplified oscillation signal.例文帳に追加

発振信号を生成する発振回路と、前記生成された発振信号を増幅する増幅回路と、相互に並列接続された複数のＣＭＯＳバッファ回路であって、当該複数のＣＭＯＳバッファ回路の入力端が一つに接続されており、当該複数のＣＭＯＳバッファ回路の出力端が一つに接続されており、各ＣＭＯＳバッファ回路が前記増幅された発振信号をバッファリングする前記複数のＣＭＯＳバッファ回路と、を含む。 - 特許庁

To provide a multibit nonvolatile semiconductor memory device in which a page buffer can be realized by attaching a portion of circuits to a page buffer of a single bit nonvolatile semiconductor memory device.例文帳に追加

シングルビット不揮発性半導体メモリ装置のページバッファに一部の回路を付け加えて、ページバッファを実現することができるマルチ−ビット不揮発性半導体メモリ装置を提供する。 - 特許庁

A buffer circuit which is used in the driving circuit of the semiconductor display device is constituted of a plurality of TFTs (thin film transistors) each having a small channel width and a plurality of such buffer circuits are connected in parallel with each other.例文帳に追加

半導体表示装置の駆動回路に用いられるバッファ回路をチャネル幅の小さい複数のＴＦＴで構成し、複数のバッファ回路を並列に接続した構成とする。 - 特許庁

A buffer circuit to be used for the driving circuit of the semiconductor display device is constituted of a plurality of TFTs (thin film transistors) each having a small channel width, and a plurality of such buffer circuits are connected in parallel to each other.例文帳に追加

半導体表示装置の駆動回路に用いられるバッファ回路をチャネル幅の小さい複数のＴＦＴで構成し、複数のバッファ回路を並列に接続した構成とする。 - 特許庁

The switch control unit 30 turns off the switching devices of the input buffer BUFI and the output buffer BUFO based on the chip select signals SEL while the other circuits get access to the memory.例文帳に追加

スイッチ制御部３０は、チップセレクト信号ＳＥＬにもとづき、他の回路がメモリにアクセスする間、各入力バッファＢＵＦＩならびに出力バッファＢＵＦＯのスイッチ素子をオフする。 - 特許庁

The signal outputs from the video signal processing circuits 22 and 31 and the buffer 23 are most adequately set by operating a front panel 38.例文帳に追加

映像信号処理回路２２、３１、バッファ２３からの信号出力をフロントパネル３８を操作して最適に設定する。 - 特許庁

Charging circuits 2, 3 each of which includes a diode and a capacitor are connected to a buffer 1.例文帳に追加

バッファ１に、ダイオード及びコンデンサを含む充電回路２と、同様にダイオード及びコンデンサを含む充電回路３とを接続する。 - 特許庁

A C-MOSIC such as 74HC244 is used as the output buffer circuits 62, 63, 69 and 71 of a main substrate 31.例文帳に追加

主基板３１の出力バッファ回路６２，６３，６９，７１として、Ｃ−ＭＯＳＩＣ例えば７４ＨＣ２４４が用いられる。 - 特許庁

This receiver circuit is constituted such that a sampling circuits 411, 412 that samples input signals DATA, DATAX, and a buffer circuit 420 that buffers the outputs from the sampling circuits, a determination circuit 430 that determines outputs from the buffer circuit, and a buffer control circuit 440 that keeps the input signal dependence of the buffer circuit outputs at a lower level until the timing of performing the sampling.例文帳に追加

入力信号ＤＡＴＡ，ＤＡＴＡＸをサンプリングするサンプリング回路４１１，４１２と、該サンプリング回路の出力をバッファするバッファ回路４２０と、該バッファ回路の出力の判定を行う判定回路４３０と、前記サンプリングを行うタイミングまで、前記バッファ回路の出力の入力信号依存性を小さくしておくバッファ制御回路４４０とを備えるように構成する。 - 特許庁

First switch 13, 17 are provided between the input buffer circuit 11 and first correcting circuits 14, 18, second switch 19, 22 are provided between the input buffer circuit 11 and the second correcting circuits 20, 23, and operated complementarily with the first switch.例文帳に追加

第１のスイッチ１３、１７は、入力バッファ回路１１と第１の補正回路１４、１８との間に設けられ、第２のスイッチ１９、２２は、入力バッファ回路１１と前記第２の補正回路２０、２３との間に設けられ、第１のスイッチと相補的に動作する。 - 特許庁

The integrated circuit may further include another circuits for controlling and operating, for example, a digital signal processor, buffer manager 33, speed matching buffer and servo logic or similar logic for controlling the servo circuits for rotating motors of the peripheral devices.例文帳に追加

集積回路は更に、周辺装置、例えば、デジタル・シグナル・プロセッサ、バッファ・マネジャ、速度合わせバッファ、周辺装置のモータを回転させるためのサーボ回路を制御するサーボ・ロジック、又は類似のものを制御及び作動させるための別の回路を含んでいてもよい。 - 特許庁

When a clock enable signal CKE is inputted to an input buffer circuit 11a, a power-down clock PWDNCLK is outputted from a power-down control circuit 12, and input buffer circuits 11b, 11c and an input buffer activating circuit 13 are activated.例文帳に追加

クロックイネーブル信号ＣＫＥが入力バッファ回路１１ａに入力されると、パワーダウン制御回路１２からパワーダウンクロックＰＷＤＮＣＬＫが出力され、入力バッファ回路１１ｂ，１１ｃ、入力バッファ活性化回路１３が活性化される。 - 特許庁

The output buffer circuit includes selector circuits 1-3 in the pre-stage of the buffer, and is capable of selecting, by the selector logic, signals input into the buffer and inverts the data signal in the inverter, and adjusts the amount of pre-emphasis and the number of pre-emphasis taps by the select signal of the selector logic.例文帳に追加

バッファの前段にセクレタ回路1〜3を有し、インバータは、セレクタ論理によりバッファに入力する信号を選択可能で、データ信号を反転し、セレクタ論理のセレクト信号により、プリエンファシス量とプリエンファシスタップ数を調整する。 - 特許庁

Encryption circuits 41 and 42 are provided between a buffer control unit 20 and memory control units 51 and 52, and encrypt and decrypt user data.例文帳に追加

暗号回路４１，４２は、バッファ制御部２０とメモリ制御部５１，５２との間に備えられ、ユーザデータを暗号化及び複合化する。 - 特許庁

First and second buffer circuits 2042 and 2052 generate first and second reference potentials Vref1B and Vref2B.例文帳に追加

第１および第２のバッファ回路２０４２および２０５２は、第１および第２の基準電位Ｖｒｅｆ１ＢおよびＶｒｅｆ２Ｂを生成する。 - 特許庁

The liquid crystal display device drive circuit includes first and second buffer circuits, first to fourth switches, and a control signal generation circuit.例文帳に追加

液晶表示装置駆動回路は、第１および第２バッファ回路と第１から第４のスイッチと制御信号生成回路とを具備する。 - 特許庁

As the amplifier circuits 64a-64h, for example, a communicative end directional buffer circuit also having the amplifying effect can be used.例文帳に追加

増幅回路６４ａ〜６４ｈとして、例えば増幅作用も果たす情報伝達端方向性のバッファ回路を使用することができる。 - 特許庁

To provide a semiconductor integrated circuit device comprising input/output buffer circuits having a high breakdown voltage and being comprised only of elements with an intermediate breakdown voltage.例文帳に追加

高い耐圧を有する入出力バッファ回路を備えた半導体集積回路装置を、中耐圧の素子のみで構成すること。 - 特許庁

At the time, as input voltage of the buffer circuits are different, logic data is written in the latch circuit in accordance with both input voltage.例文帳に追加

このとき、バッファ回路の入力電圧は相違しているため、ラッチ回路には両入力電圧に応じて論理データが書き込まれる。 - 特許庁

Data from digitizing apparatuses 4a, 4b are stored in time-series receiving-data buffer circuits 11a, 11b through a data-receiving circuit 5.例文帳に追加

ディジタル化機器４ａ，４ｂからのデータは、データ受信回路５を介して時系列受信データバッファ回路１１ａ，１１ｂに格納される。 - 特許庁

A data strobe signal input buffer 12 outputs a data strobe signal DQS to the circuits 13 and 14 as a latch signal.例文帳に追加

データストローブ信号入力バッファ１２はデータストローブ信号DQSをラッチ信号として第１及び第２データラッチ回路１３，１４に出力する。 - 特許庁

Buffer circuits 3-1 to 3-N perform delay compensation by sampling signals from the sensor at different times from the current time based on the delay offset value.例文帳に追加

バッファ回路3-1〜3-Nは、現時刻に対し遅延オフセット値に基づく時間をずらしてセンサからの信号を取り込み遅延補償を行う。 - 特許庁

The buffer section 41 includes: a first stage circuit 52 comprising a plurality of inverter circuits 52a to 52c different in drive capability; a plurality of inverter circuits 54a to 54d connected in series; and a feedback circuit 55.例文帳に追加

バッファ部４１は、駆動能力が異なる複数のインバータ回路５２ａ〜５２ｃからなる初段回路５２と、直列接続された複数のインバータ回路５４ａ〜５４ｄと、帰還回路５５とを備える。 - 特許庁

Also, control buses L1 to L3 are provided with buffer circuits 71, 72 and 73, respectively, and signal driving capability is switched by switching control circuits 81, 82 and 83.例文帳に追加

また、各コントロールバスＬ１〜Ｌ３には、それぞれバッファ回路７１、７２、７３が設けられ、切替制御回路８１、８２、８３によって信号駆動能力を切り替えることが出来るようになっている。 - 特許庁

Then the DMA control circuit 12 divides data to be transferred by the number of buffer memories 16 to 18 and outputs the start address of the divided data to respective buffer memory control circuits 13 to 15.例文帳に追加

設定終了後、ＤＭＡ制御回路１２は転送するデータをバッファメモリ１６〜１８の数量だけ分割し、分割したデータのスタートアドレスを各バッファメモリ制御回路１３〜１５に出力する。 - 特許庁

To provide a buffer circuit capable of obtaining a high slew rate, while suppressing a stationary bias current of all buffer circuits, by temporarily increasing the bias current to a transistor composing an output buffer during a transient period when an input and output signal is changed.例文帳に追加

入出力信号が変化する際の過渡期間に出力バッファを構成するトランジスタへのバイアス電流を一時的に増強することで、バッファ回路全体の定常的なバイアス電流を抑制しつつ、高スルーレートが得られるバッファ回路を提供する。 - 特許庁

The present invention includes an output-stage buffer 1, pre-buffers 2 and 3 which drive the output-stage buffer 1, and control circuits 4 and 5 which control input signals to the pre-buffers 2 and 3 based upon signals that the pre-buffers 2 and 3 output to the output-stage buffer 1.例文帳に追加

この発明は、出力段バッファ１と、出力段バッファ１を駆動するプリバッファ２、３と、プリバッファ２、３が出力段バッファ１へ出力する信号に基づいて、プリバッファへ２、３の入力信号を制御する制御回路４、５と、を備えている。 - 特許庁

The output buffer circuit has a pre-buffer consisting of two current amplifiers which amplify the same small signals and a main buffer consisting of two current mirror circuits which stabilize and amplify the signals from the current amplifiers.例文帳に追加

本発明に係る出力バッファ回路は、同一の微小信号を増幅する二つの電流増幅器からなるプリバッファと、それぞれの電流増幅器による増幅信号を安定化させながら増幅する二つのカレントミラー回路からなるメインバッファとを有している。 - 特許庁

The gate electrodes of the FETs of cascade circuits of the 1st and 2nd paths are so coupled, that they are biased with relative source voltages of the buffer.例文帳に追加

第1及び第2のパスのカスコード回路のFETのゲート電極は、バッファの相対する電源電圧によってバイアスされるように結合される。 - 特許庁

Sub substrates 35, 37, 70 and 80 use the C-MOSIC such as 74HC244 as input buffer circuits 105, 355, 373 and 705.例文帳に追加

サブ基板３５，３７，７０，８０において、入力バッファ回路１０５，３５５，３７３，７０５として、Ｃ−ＭＯＳＩＣ例えば７４ＨＣ２４４が用いられる。 - 特許庁