「bus error」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

CIRCUIT ARRANGEMENT FOR ERROR DETECTION ON TWO-WIRE DATA BUS例文帳に追加

２線式データバスのエラー認識用回路構成 - 特許庁

To speed up an operation of a data bus, in an error decoding circuit, a control method of the data bus and a data bus system.例文帳に追加

誤り復号回路、データバスの制御方法、及びデータバスシステムにおいて、データバスの動作を高速化すること。 - 特許庁

COMMUNICATION ERROR DETECTING METHOD IN BUS SYSTEM COMMUNICATION NETWORK例文帳に追加

バス方式通信ネットワークにおける通信エラー検出方法 - 特許庁

A bridge for connecting an expansion bus of the primary system to an expansion bus of the secondary bus recognizes a local error such as an expansion bus error generated in the secondary system and hang-up of a CPU.例文帳に追加

プライマリシステムの拡張バスとセカンダリシステムの拡張バスとを接続するブリッジにおいて、セカンダリシステムで発生した拡張バスエラーやＣＰＵのハングアップなどのローカルなエラーを認識する。 - 特許庁

The error signal changing device responds to an error signal from an I/O bus, substitutes decided response for it and makes bus error exception processing by means of processor software unnecessary by transferring not a bus error signal but the decided response to the processor.例文帳に追加

エラー信号変更器は、Ｉ／Ｏバスからのエラー信号に応答し、決定した応答に置換し、バス・エラー信号ではなく、決定した応答をプロセッサに渡すことにより、プロセッサ・ソフトウエアによるバス・エラー例外処理を不要とする。 - 特許庁

To avoid primary system stop by PCI bus error processing on the primary side.例文帳に追加

プライマリ側のＰＣＩバスエラー処理によるプライマリシステム停止を回避する。 - 特許庁

To properly process a bus error caused in an instruction bus or data bus of a CPU having a Harvard architecture as regards an error processing method and an information processor.例文帳に追加

本発明は、エラー処理方法及び情報処理装置に関し、ハーバードアーキテキチャを有するＣＰＵの命令バス又はデータバスで発生したバスエラーを適切に処理可能とすることを目的とする。 - 特許庁

To achieve a bus bridge for performing data communication without stopping processing even when any bus error is occurred.例文帳に追加

バスエラーが発生した場合でも処理を停止させることなくデータ通信することが可能なバスブリッジを実現する。 - 特許庁

When an error generates in data sending, data received through the bus is stored in an error data storage register 702 of each bus by a CRC check part 607.例文帳に追加

データ送信にエラーが発生した場合、各バスのエラーデータ記憶レジスタ７０２にはそのバスで受信したデータがＣＲＣチェック部６０７により記憶される。 - 特許庁

ISOCHRONOUS TRANSFER METHOD ON UNIVERSAL SERIAL BUS BY ERROR CORRECTION ALGORITHM例文帳に追加

誤り訂正アルゴリズムによるユニバーサル・シリアル・バス上の等時性転送方法 - 特許庁

The data bus is operated at a high speed by outputting input data to the data bus without correcting it when there is no error in the received data and extending the bus cycle only when there is the error and correction is performed in the error decoding circuit.例文帳に追加

受信データに誤りがなければ入力したデータを訂正せずにデータバスに出力し、誤りがあり、誤り復号回路において訂正を行う場合のみバスサイクルを延長させることにより、データバスを高速動作させる。 - 特許庁

When detecting the transfer error, an error monitoring part 40 takes in information related to the transfer thereof from a bus 10 in each bus master generating the transfer error, stores it into an internal error register group having a storage area in each bus master, and starts an NMI to the bus master 20_1 that is a CPU.例文帳に追加

転送エラーを検出すると、エラー監視部４０は、その転送エラーを発生させたバスマスタ毎に、その転送に関する情報をバス１０から取り込んで、バスマスタ毎に格納領域を有する内部のエラーレジスタ群に格納するとともに、ＣＰＵであるバスマスタ２０＿１に対してＮＭＩを起動させる。 - 特許庁

A writing error address tag memory is connected to the address designation circuit through a bidirectional bus in response to the error flag.例文帳に追加

書込みエラーアドレスタグメモリは、エラーフラグに応答し、双方向バスを介してアドレス指定回路に結合される。 - 特許庁

To achieve not only the error detection of a bus signal but also the specification of a fault suspicious place, in a bus failure detection method and a bus system.例文帳に追加

バス障害検出方法及びバスシステムに関し、バス信号の誤り検出のみでなく、故障被疑箇所を容易に行うことができるようにする。 - 特許庁

To precisely transmit the parity error of a first bus to a second bus in a bus bridge circuit connected to the first and second buses to perform data transfer between devices.例文帳に追加

第１と第２のバスに接続され、デバイス間のデータ転送を行うバスブリッジ回路において、第１のバスのパリテイエラーを、第２のバスに正しく伝達する。 - 特許庁

To provide a circuit arrangement of a two-wire data bus that can surely detect an error.例文帳に追加

確実にエラー認識可能な２線式データバスの回路構成を提供する。 - 特許庁

The IO control circuit 2 closes the first bus 4-1 according to the error message.例文帳に追加

ＩＯ制御回路２は、エラーメッセージに応じて、第１バス４−１を閉塞する。 - 特許庁

To provide a method for fixing a priority order to a bus error of a computer system.例文帳に追加

コンピュータ・システムのバス・エラーに優先順位を付ける方法を提供すること。 - 特許庁

METHOD FOR FIXING PRIORITY ORDER TO BUS ERROR, COMPUTER PROGRAM AND DATA PROCESSING SYSTEM例文帳に追加

バス・エラーに優先順位を付ける方法、コンピュータ・プログラムおよびデータ処理システム - 特許庁

This processor is connected to an I/O bus 105 and has an I/O bus slave controller 602 for controlling data transfer with a bus master and a data buffer 603 for holding data transferred from the bus master and concerning the data transfer of the bus master, plural transfer modes (single transfer, burst transfer, bus retry and bus error) can be switched.例文帳に追加

ＩＯバス１０５に接続され、バスマスタとのデータ転送を制御するＩＯバススレーブコントローラ６０２と、バスマスタから転送されたデータを保持するデータバッファ６０３とを有し、バスマスタのデータ転送に対して複数の転送モード（シングル転送、バースト転送、バスリトライ、バスエラー）を切り替え可能とする。 - 特許庁

The information processing apparatus is connected to a common PCI (Peripheral Component Interconnect) bus 15, and provided with a plurality of devices 1 for outputting error signals when detecting the error of the PCI bus 15.例文帳に追加

情報処理装置は、共通のＰＣＩバス１５に接続され、ＰＣＩバス１５のエラーを検出した場合にエラー信号を出力する複数のデバイス１を備える。 - 特許庁

A communication status storage means 21 stores the communication error status of field bus communication.例文帳に追加

通信状況蓄積手段２１は、フィールドバス通信の通信エラー状況を蓄積する。 - 特許庁

The error detection unit detects errors in a transaction layer packet that is transferred over a serial bus.例文帳に追加

エラー検出部は、シリアルバス上を伝送されるトランザクションレイヤパケットのエラーを検出する。 - 特許庁

To realize a CAN system for generating an error signal without making it necessary to provide any hardware for generating an error signal connected to a bus.例文帳に追加

バスに接続するエラー信号発生用ハードウェアを必要とせずにエラー信号を発生可能なＣＡＮシステムを実現する。 - 特許庁

An error detection logic circuit 203 is connected between an input/output buffer and the bus 106 for detecting an error condition.例文帳に追加

エラー検出論理回路は、エラー条件を検出するために入出力バッファとグローバル・シリアル・バスとの間に結合される。 - 特許庁

Therefore, even if the byte enable value is differed between the primary and secondary buses, the parity error of the secondary bus can be precisely transmitted to the primary bus.例文帳に追加

このため、１次側と２次側のバスで、バイトエネーブルの値が異なっても、２次側バスのパリテイエラーを正しく、１次側バスへ伝達できる。 - 特許庁

To prevent the occurrence of a malfunction accompanied by an effect that himself/herself cannot receive error data which are attempted to be transmitted in error detection from a CAN bus when a transmission terminal is not connected to the CAN bus.例文帳に追加

送信端子をＣＡＮバスに接続しない場合に、エラー検出時に送信しようとしたエラーデータを、自身がＣＡＮバスから受取れないことに伴う不具合の発生を防止する。 - 特許庁

To provide a bus signal control circuit for error-processing quickly an address error generated by a noise induced in a bus, and a signal processing circuit equipped with the bus signal control circuit.例文帳に追加

本発明は、バスに誘導される雑音によって発生するアドレスエラーに対して、高速でエラー処理を可能とするバス信号制御回路、このバス信号制御回路を備えた信号処理回路を提供することを目的とする - 特許庁

A bit for indicating the generation of a data parity error is formed in a control register 17, status of the parity error bit indicates the error, sequence number is written in an error status area of the control register 17, and the error is notified to a main board 5, when the data parity error is generated in a bus interface 14 in bus master thereof.例文帳に追加

コントロールレジスタ１７にデータパリティエラー発生を示すビットを形成し、バスインタフェース１４がバスマスタ時にデータパリティエラーが発生した場合には、コントロールレジスタ１７のパリティエラービットのステータスがエラーを示すとともに、シーケンス番号をコントロールレジスタ１７のエラーステータス領域に書き込むようにし、メインボード５に対してエラー通知するようにした。 - 特許庁

A first error syndrome of the set information is generated by the bus interface for the peripheral device.例文帳に追加

設定情報の第１エラーシンドロームは、周辺装置用バスインタフェースによって生成される。 - 特許庁

Each of processor units is provided with an error processor 6 between a bus controller 3 and a CPU 4.例文帳に追加

各プロセッサユニットは、バスコントローラ３とＣＰＵ４との間にエラー処理装置６を備えている。 - 特許庁

To provide an information processing apparatus, a bus control circuit, a bus control method and a bus control program, for preventing the system operation rate of the information processing apparatus from decreasing by specifying the occurrence cause of an error.例文帳に追加

エラーの発生原因を特定し、情報処理装置のシステム稼働率の低下を回避する、情報処理装置、バス制御回路、バス制御方法及びバス制御プログラム、を提供する。 - 特許庁

An output I/F bus model 105 transmits a derived result to each internal bus monitor 101 if no error is found as a result of comparing expected values among output data.例文帳に追加

出力Ｉ／Ｆバスモデル１０５は、出力データの期待値比較の結果、エラーがない場合に、その旨を各内部バスモニタ１０１に伝える。 - 特許庁

When a diagnosed result is an error, the DMA diagnostic part 1 holds error information in an error register 13, disconnects access from the DMA controller part 2 where the error is generated by outputting bus changeover signals to a bus changeover part 4 and switches the access from a spare DMA controller part 3 to be valid.例文帳に追加

ＤＭＡ診断部１は診断結果がエラーであれば、エラーレジスタ１３にエラー情報を保持し，バス切替信号をバス切替部４に出力してエラーが発生したＤＭＡコントローラ部２からのアクセスを切断し、予備ＤＭＡコントローラ部３からのアクセスを有効に切替える。 - 特許庁

In a CAN controller of each node connected to a CAN bus, an error state control part controls whether a current error state continues or shifts from the current error state to another error state by using count values of a reception error counter and a transmission error counter as determination conditions.例文帳に追加

ＣＡＮバスに接続された各ノードのＣＡＮコントローラにおいて、エラー状態制御部は、受信エラーカウンタと送信エラーカウンタのカウント値を判定条件に、現在のエラー状態が継続するか、現在のエラー状態から他のエラー状態に遷移するかの制御を行う。 - 特許庁

Furthermore, the information processing apparatus includes: an error signal obtaining means 10 for acquiring the error signals from the plurality of devices 1; and an error determination means 11 for determining whether or not an error has occurred in the PCI bus 15 based on the number of error signals obtained by the error signal obtaining means 10.例文帳に追加

さらに、複数のデバイス１よりエラー信号を取得するエラー信号取得手段１０と、エラー信号取得手段１０により取得されたエラー信号の数に基づいて、ＰＣＩバス１５にエラーが発生しているか否かを判定するエラー判定手段１１を備える。 - 特許庁

A comparator 701 of each bus compares data resent through the bus with data stored in the error data storage register 702 by bit, to output a bitwise comparison result as error information.例文帳に追加

各バスの比較器７０１は、そのバスで再送されるデータと、エラーデータ記憶レジスタ７０２に記憶されているデータとをビット単位で比較し、ビット単位の比較結果をエラー情報として出力する。 - 特許庁

An error voltage detection circuit 150 detects the error voltage of a bus line 500 and transmits a control signal to the switching circuit and the on/off circuit.例文帳に追加

誤差電圧検出回路１５０でバスライン５００の誤差電圧を検出して、スイッチング回路及びオン／オフ回路に制御信号を送出する。 - 特許庁

To surely collect error situations and to sort out the causes of an error even if the error has occurred as the result of the failure of a bus or the like connected to a processor.例文帳に追加

プロセッサに接続されたバス等の異常によりエラーが発生した場合であっても、確実にエラー状況の収集してエラー要因の切り分けを可能とすることを目的とする。 - 特許庁

An error detection circuit for a two-wire data bus where dominant bits are separately transmitted through two bus lines is provided with a means 4 that measures a differential current.例文帳に追加

２本のバスライン上でドミナントビットが別々に送信される２線式データバスのエラー認識用回路構成は、差動電流を測定する手段４を備える。 - 特許庁

To check a data error caused by memory abnormality and noise on a bus when data received normally from a multiple communication bus is fetched into a microcomputer.例文帳に追加

多重通信バスから正常に受信したデータをマイクロコンピュータ内に取り込む際、メモリ異常やバス上のノイズによるデータの誤りをチェックする。 - 特許庁

When the inter-bus information in the continuity test processing unit is not matched, it is determined that an error is caused.例文帳に追加

この連続検定処理部における各バス間の情報が不一致の場合にエラーとの判定を行う。 - 特許庁

To detect the error of the address of a memory interface bus without deteriorating the use efficiency of a buffer memory.例文帳に追加

バッファメモリの使用効率を低下させることなく、メモリインタフェースバスでのアドレスのエラーを検出する。 - 特許庁

The data transmission entity is capable to retry data transmission through the data bus as a result of receiving the error value.例文帳に追加

このエラー値を受取った結果、データ送信エンティティはデータバスを介してデータ伝送を再施行し得る。 - 特許庁

Accordingly, the bus system can prevent an operation error when early termination occurs in the burst mode operation.例文帳に追加

従って、バスシステムはバーストモード動作の際早期終了が発生した場合、動作誤謬を防止することができる。 - 特許庁