「c Mos」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

An image pickup element is equipped with a C-MOS switch array 13 which performs photoelectric conversion for the narrow-field range and a CCD cell array 10 which is arranged at the periphery of the C-MOS switch array 13 and performs photoelectric conversion for the wide-field range together with the C-MOS switch array 13.例文帳に追加

撮像素子は狭視野範囲用の光電変換を行うＣ−ＭＯＳスイッチアレイ１３と、このＣ−ＭＯＳスイッチアレイ１３の周囲に配置されＣ−ＭＯＳスイッチアレイ１３と一緒に広視野範囲用の光電変換を行うＣＣＤセルアレイ１０とを備える。 - 特許庁

THIN FILM TRANSISTOR C-MOS INVERTER CIRCUIT USING THIN FILM TRANSISTOR AND MANUFACTURE OF THOSE例文帳に追加

薄膜トランジスタ、薄膜トランジスタを用いたＣ−ＭＯＳインバータ回路、及びそれらの製造方法 - 特許庁

To allow manufacturing of a hybrid substrate, especially manufacturing of C-MOS structure to be simplified.例文帳に追加

ハイブリッド基板の製造、特にＣ−ＭＯＳ構造の製造を簡略化することを可能にする。 - 特許庁

A MOS capacitor C is connected between two adjacent ones of the lines 10, 11, 13 and 14.例文帳に追加

ＶＳＳ線１０，１３と、ＶＤＤ線１１，１４との間には、ＭＯＳキャパシタＣが接続される。 - 特許庁

With respect to n-channel MOS transistors TN-A and TN-B and p-channel MOS transistors TP-A and TP-B comprising the level shift circuit, p-channel MOS transistors TP-C and TP-D comprising a current mirror circuit are formed at the drain of the p-channel MOS transistors TP-A and TP-B.例文帳に追加

レベルシフト回路を構成するＮチャネルＭＯＳトランジスタＴＮ‐Ａ、ＴＮ‐ＢおよびＰチャネルＭＯＳトランジスタＴＰ‐Ａ、ＴＰ‐Ｂにおいて、ＴＰ‐Ａ、ＴＰ‐Ｂのドレインにカレントミラー回路を構成するＰチャネルＭＯＳトランジスタＴＰ‐ＣおよびＴＰ‐Ｄを構成する。 - 特許庁

The solid-state imaging device comprises an MOS transistor T2 having a source connected with the drain of a MOS transistor T1 having a transfer gate connected with a buried photodiode PD, a MOS transistor T5 having a gate connected with the drain of the MOS transistor T1, and a capacitor C connected with the source of the MOS transistor T5.例文帳に追加

埋込型フォトダイオードＰＤに接続された転送ゲートを備えたＭＯＳトランジスタＴ１のドレインにソースが接続されたＭＯＳトランジスタＴ２と、ＭＯＳトランジスタＴ１のドレインにゲートが接続されたＭＯＳトランジスタＴ５と、ＭＯＳトランジスタＴ５のソースに接続されたコンデンサＣと、を備える。 - 特許庁

The drain and the gate of a MOS transistor T1 are connected to the anode of a photo diode PD with a d-c voltage VPD applied to its cathode, and the drain and the gate of a MOS transistor T3 are connected to the source of the MOS transistor T1.例文帳に追加

カソードに直流電圧ＶPDが印加されたフォトダイオードＰＤのアノードにＭＯＳトランジスタＴ１のドレインとゲートを接続するとともに、このＭＯＳトランジスタＴ１のソースにＭＯＳトランジスタＴ３のドレインとゲートを接続する。 - 特許庁

Specially, a driving part divides the C-MOS switch array 13 and CCD cell array 10 in two dimensions into the upper and lower parts based upon the center position of the C-MOS switch array 13 and independently drives an upper CCD cell array 10A, a lower C-MOS switch array 13B, and a lower CCD cell array 10B.例文帳に追加

特に駆動部がＣ−ＭＯＳスイッチアレイ１３およびＣＣＤセルアレイ１０をＣ−ＭＯＳスイッチアレイ１３の中央位置を基準として平面的に上部および下部に分割し、上部Ｃ−ＭＯＳスイッチアレイ１３Ａ、上部ＣＣＤセルアレイ１０Ａ、下部Ｃ−ＭＯＳスイッチアレイ１３Ｂ、および下部ＣＣＤセルアレイ１０Ｂを独立に駆動する。 - 特許庁

An additional resistor R is connected between a source electrode and a gate electrode of the 3rd MOS TR 6 and an additional capacitor C is connected between a drain electrode and the gate electrode of the 3rd MOS TR 6.例文帳に追加

この第３のＭＯＳトランジスタの前記ソース電極およびゲート電極間には付加抵抗が接続され、前記ドレイン電極およびゲート電極間には付加容量が接続されている。 - 特許庁

The shift register circuit includes two input circuits, i.e., a MOS transistor T11a that is an input circuit connected to a gate terminal of a MOS transistor T15 in which a capacitor C as a bootstrap circuit is provided, and a MOS transistor T11b that is an input circuit connected to a gate terminal of a MOS transistor T14 as an inverter.例文帳に追加

ブートストラップ回路であるコンデンサＣが設けられたＭＯＳトランジスタＴ１５のゲート端子に接続される入力回路であるＭＯＳトランジスタＴ１１ａと、インバータであるＭＯＳトランジスタＴ１４のゲート端子に接続される入力回路であるＭＯＳトランジスタＴ１１ｂの２系統の入力回路を設ける。 - 特許庁

When MOS transistors in the same shape are arranged like a matrix, an inside MOS transistor is used as the constant current cell U, and MOS transistors arranged in the surroundings are used as dummy transistors D and MOS capacity C, the gate electrode, the source electrode, and the drain electrode of each dummy transistor D are connected to the same metal wire as that of a gate electrode of the constant current cell U.例文帳に追加

同一形状のＭＯＳトランジスタをマトリクス状に配置し、内側のＭＯＳトランジスタを定電流セルＵとして用い、周囲に配置されたＭＯＳトランジスタをダミートランジスタＤ及びＭＯＳ容量Ｃとして用いるときに、ダミートランジスタＤのゲート電極、ソース電極及びドレイン電極を、定電流セルＵのゲート電極と同じメタル配線に接続する。 - 特許庁

Furthermore, C-MOS elements 6a, 6b, 7a and 7b are provided as output stages to apply voltages to transparent electrodes 23a and 23b.例文帳に追加

さらに透明電極２３ａ、２３ｂに電圧を印加する出力段として、Ｃ−ＭＯＳ素子６ａ、６ｂ、７ａ、７ｂが設けられる。 - 特許庁

METHOD FOR FORMING DIFFERENT PRIMARY AND SECONDARY ACTIVE SEMICONDUCTOR REGIONS, AND USE OF THE SAME FOR MANUFACTURING C-MOS STRUCTURE例文帳に追加

異なる第１および第２の活性半導体領域を形成するための方法およびＣ−ＭＯＳ構造を製造するためのその方法の使用 - 特許庁

The C-MOS buffer Q1 is not used for operation as normal signal processing but is used for electric charge, namely, energy transfer.例文帳に追加

Ｃ−ＭＯＳバッファＱ１は、通常の信号処理としての動作ではなく、電荷すなわちエネルギを転送する使い方をされている。 - 特許庁

A C-MOS buffer Q1 moves electric charge in a capacitor C2 to a capacitor C5 in response to operation of a detection switch SE.例文帳に追加

Ｃ−ＭＯＳバッファＱ１は、検出スイッチＳＥが作動すると、コンデンサＣ２の電荷をコンデンサＣ５に移動させる。 - 特許庁

To reduce noise of a C-MOS image sensor and to shorten a time required for resetting pixels.例文帳に追加

Ｃ−ＭＯＳイメージセンサのノイズを減じ、かつ各ピクセルをリセットするために必要な時間を短縮可能とする。 - 特許庁

To remove vertical streak noise surely regardless of variation in linearity of a column amplifier even in a column amplifier system C-MOS image sensor.例文帳に追加

カラムアンプ方式のＣ−ＭＯＳイメージセンサにおいて、カラムアンプのリニアリティのばらつきがあっても、確実に縦筋ノイズを除去する。 - 特許庁

To remove vertical streak noise surely regardless of variation in characteristics of a column amplifier even in a column amplifier system C-MOS image sensor.例文帳に追加

カラムアンプ方式のＣ−ＭＯＳイメージセンサにおいて、カラムアンプの特性に温度ばらつきがあっても、確実に縦筋ノイズを除去する。 - 特許庁

An image signal transmitting cable 30 extended from the C-MOS 23 is connected with the image output terminal part 25.例文帳に追加

映像出力端子部２５にはＣ−ＭＯＳ２３から延出する映像信号伝送ケーブル３０が接続されている。 - 特許庁

The illumination section 21 and a battery 24 for supplying electric power to the C-MOS 23 are arranged within an operation part 15.例文帳に追加

操作部１５内には照明部２１及びＣ−ＭＯＳ２３に電力を供給する電池２４が配置されている。 - 特許庁

A battery 17 for supplying electric power to the illumination part 12, the C-MOS 13 and the monitor 20, is arranged in the operation part 14.例文帳に追加

操作部１４内には照明部１２、Ｃ−ＭＯＳ１３及びモニタ２０に電力を供給する電池１７が配置されている。 - 特許庁

The battery 17 is connected to the illumination part 12 and the C-MOS 13 by a power supply cable 18.例文帳に追加

電池１７と、照明部１２及びＣ−ＭＯＳ１３とは電源供給用ケーブル１８によって接続されている。 - 特許庁

To provide a solid-state imaging device capable of being manufactured in a standard C-MOS LSI manufacturing process and enhancing a ratio of opening areas.例文帳に追加

標準のＣ−ＭＯＳ型のＬＳＩ製造プロセスで製造可能であるとともに、その開口率を高めた固体撮像装置を提供する。 - 特許庁

A video signal transmission cable 30 extending from the C-MOS 23 is connected to the video output terminal part 25.例文帳に追加

映像出力端子部２５にはＣ−ＭＯＳ２３から延出する映像信号伝送ケーブル３０が接続されている。 - 特許庁

The battery 17 and the illumination section 12 and the C-MOS 13 are connected to each other by a cable 18 for power source supply.例文帳に追加

電池１７と、照明部１２及びＣ−ＭＯＳ１３とは電源供給用ケーブル１８によって接続されている。 - 特許庁

To remove vertical streak noise surely regardless of variation in output characteristics of color filters even in a column amplifier system C-MOS image sensor.例文帳に追加

カラムアンプ方式のＣ−ＭＯＳイメージセンサにおいて、色フィルタ毎の出力特性のばらつきがあっても、確実に縦筋ノイズを除去する。 - 特許庁

A battery 17 for supplying electric power to the illumination section 12, the C-MOS 13 and the monitor 20 is arranged within the operation part 14.例文帳に追加

操作部１４内には照明部１２、Ｃ−ＭＯＳ１３及びモニタ２０に電力を供給する電池１７が配置されている。 - 特許庁

To realize a power supply changeover circuit with a C-MOS process which practices a reverse current preventive function between power supplies and eliminates an excessive voltage drop.例文帳に追加

電源間の逆流防止機能を果たすと同時に余分な電圧降下を除去した、ＣＭＯＳプロセスによる電源切り替え回路を実現する。 - 特許庁

One-side terminals of capacitative elements C_1 to C_M are connected to connection points (nodes A to X) of the respective charge transfer MOS transistors.例文帳に追加

各電荷転送ＭＯＳトランジスタの接続点（ノードＡ〜Ｘ）には、容量素子Ｃ_１〜Ｃ_Ｍの一方の端子が接続されている。 - 特許庁

When the ferroelectric substance capacitor C holds the data, MOS transistors M3, M4 are turned on, and both ends of the ferroelectric substance capacitor C are brought into a level L.例文帳に追加

強誘電体キャパシタＣのデータ保持のときには、ＭＯＳトランジスタＭ３，Ｍ４がオンし、強誘電体キャパシタＣの両端にはＬレベルとなる。 - 特許庁

In the former, the P-type substrate is annealed under conditions of 150°C for ≥16 hours, 160°C for ≥8 hours, etc., firstly among all heat-treatment processes for an MOS integrated circuit.例文帳に追加

前者はＭＯＳ集積回路の場合は全ての熱処理工程の最初にＰ型基板を１５０℃１６時間以上、１６０℃８時間以上等の条件でアニールしておく。 - 特許庁

To prevent noise generated from an N-channel MOS transistor from transmitting via a substrate to an NPN transistor formed in an adjacent island region to the N-channel MOS transistor, in a semiconductor integrated circuit device where the NPN transistor and a C-MOS transistor are formed monolithically and integrally with each other.例文帳に追加

ＮＰＮトランジスタとＣ—ＭＯＳトランジスタとが一体化してモノリシックに形成された半導体集積回路装置において、ＮチャンネルＭＯＳトランジスタから発生するノイズが、基板を介して隣接する島領域に形成されるＮＰＮトランジスタに伝わることを防止することを目的とする。 - 特許庁

The MOS type gates Mgx1 and MOS type storing gates Mccd of all pixels are turned on at once, and charges stored in the photodiodes PD of the pixels are transferred to a substrate region (an N type layer 23 forming an embedded channel) directly below the storing gates Mccd through corresponding MOS type gates Mgx1 in all pixels and stored and held in the substrate region ((C)).例文帳に追加

全画素のＭｇｘ１及びＭｃｃｄがそれぞれ一斉にオンとされ、全画素のフォトダイオードＰＤに蓄積されていた電荷が全画素で対応するゲートＭｇｘ１を通して、ＭＯＳ型蓄積用ゲートＭｃｃｄの直下の基板領域（埋め込みチャネルを形成するＮ^−層２３）に転送されて蓄積、保持される（（Ｃ））。 - 特許庁

By providing the two input circuits, a potential level at the output portion of the MOS transistor T11a can be increased by the capacitor C during a shift operation, and even if the potential level at the output portion of the MOS transistor T11a is increased, a gate stress is not applied to the MOS transistor T14.例文帳に追加

２系統の入力回路を設けることにより、シフト動作時に、ＭＯＳトランジスタＴ１１ａの出力部における電位レベルをコンデンサＣによって上昇させることができるとともに、ＭＯＳトランジスタＴ１１ａの出力部における電位レベルが上昇してもＭＯＳトランジスタＴ１４にゲートストレスが与えられない。 - 特許庁

A MOS transistor T1 which is connected to a photo-diode PD and performs photoelectric conversion operation is provided, and as an integration circuit for amplifying and integrating a photoelectric-converted optical current, a MOS transistor T2 and a capacitor C are provided.例文帳に追加

フォトダイオードＰＤに接続されて光電変換動作を行うＭＯＳトランジスタＴ１を備え、光電変換された光電流を増幅して積分するための積分回路として、ＭＯＳトランジスタＴ２及びキャパシタＣを備える。 - 特許庁

First - fourth terminals A, B, C and D dedicated to the ID are provided, MOS transistors Q11 and Q12 and a metal fuse F11 are connected between the first and second terminals, and the metal fuse F21 and the MOS transistors Q21 and Q22 are connected between the second and third terminals.例文帳に追加

ＩＤ専用の第１乃至第４の端子Ａ，Ｂ，Ｃ，Ｄを設け、第１，第２の端子間にＭＯＳトランジスタＱ１１，Ｑ１２とメタルヒューズＦ１１を接続し、第２，第３の端子間にメタルヒューズＦ２１とＭＯＳトランジスタＱ２１，Ｑ２２を接続する。 - 特許庁

Then, an N+-type embedded layer 61 is formed in a second island region 53 to form therein a C-MOS transistor 42, and thereby the noise generated from an N-channel MOS transistor is blocked so as to prevent adverse effects given to an NPN transistor.例文帳に追加

そして、Ｃ−ＭＯＳトランジスタ４２が形成される第２の島領域５３にＮ^+型埋め込み層６１が形成されることで、ＮチャンネルＭＯＳトランジスタから発生するノイズをブロックしＮＰＮトランジスタへの悪影響を防止することができる。 - 特許庁

This driving circuit is provided with a semiconductor switching element having C-MOS (complementary metal-oxide semiconductor) structure which receives the feeding of power from a picture signal wiring and which samples the potential of a picture signal and capacitances provided among respective gate electrodes of the P-channel transistor and the N-channel transistor of the semiconductor switching element having the C-MOS structure and the picture signal wiring.例文帳に追加

画像信号配線からの給電を受け、画像信号の電位をサンプリングするＣ—ＭＯＳ構成の半導体スイッチング素子と、前記Ｃ−ＭＯＳ構成の半導体スイッチング素子のＰチャネルトランジスタおよびＮチャネルトランジスタのそれぞれのゲート電極と前記画像信号配線との間に設けられた容量とを備えたことを特徴とする駆動回路。 - 特許庁

Tunnel magneto resistive elements MTJ0 and MTJ1 are connected to the respective sources of inverters INV1 and INV2 having a C-MOS structure and output and input of the inverters INV1 and INV2 are mutually cross connected.例文帳に追加

Ｃ−ＭＯＳ構造のインバータＩＮＶ１，ＩＮＶ２の各々のソースにトンネル磁気抵抗素子ＭＴＪ０，ＭＴＪ１を接続し、ＩＮＶ１とＩＮＶ２とその出力および入力を相互に交差接続する。 - 特許庁

The threshold detection circuit 1 detects the threshold voltage V_th of the N-MOS transistor 12, by outputting the output voltage V_c as the threshold voltage V_th.例文帳に追加

閾値検出回路１は、出力電圧Ｖ_ｃを閾値電圧Ｖ_ｔｈとして出力することにより、Ｎ−ＭＯＳトランジスタ１２の閾値電圧Ｖ_ｔｈを検出する。 - 特許庁

A resistance circuit 35 is connected between the C-MOS circuit 43 and the open drain circuit 43 of a microcomputer 20 and the gate of the FET 25.例文帳に追加

マイクロコンピュータ２０のＣ−ＭＯＳ回路４３及びオープンドレイン回路４３と、ＦＥＴ２５のゲートとの間に抵抗回路３５を接続する。 - 特許庁

To improve a phase noise (C/N) characteristic in a temperature compensated piezoelectric oscillator employing a MOS capacitor at low and high temperatures.例文帳に追加

ＭＯＳ容量素子を用いた温度補償圧電発振器において、低温及び高温における圧電発振器の位相雑音（Ｃ／Ｎ）特性を改善することを目的とする。 - 特許庁

At the time of charging, the open drain circuit 43 is switched to an open-state and an on-state while outputting specified voltage from the C-MOS circuit 43.例文帳に追加

充電時には、Ｃ−ＭＯＳ回路４３から所定の電圧を出力しながら、オープンドレイン回路４３とオープン状態とオン状態とに切り替える。 - 特許庁

The output voltage VB is so changed into a level-shifted voltage VC by a level shifter 24 as to apply it to the gate of a MOS transistor M21 of a current comparing portion 25.例文帳に追加

この出力電圧Ｖ_B は、レベルシフタ２４でレベルシフトされてＶ_C となり、これが電流比較部２５のＭＯＳトランジスタＭ２１のゲートに印加される。 - 特許庁

In a memory cell MC included in a memory circuit 3 of a system LSI, the gate electrode 43 of an N-channel MOS transistor Q and the cell plate electrode 48 of a capacitor C are formed out of a single wiring layer.例文帳に追加

システムＬＳＩのメモリ回路部３に含まれるメモリセルＭＣにおいて、ＮチャネルＭＯＳトランジスタＱのゲート電極４３とキャパシタＣのセルプレート電極４８とを同一配線層で形成する。 - 特許庁