「cell array」に関連した英語例文の一覧と使い方(23ページ目) - Weblio英語例文検索

A first bit FB of multi-bit data is programmed in one of the plurality of memory cells in the memory cell array from the storage unit.例文帳に追加

マルチ-ビットデータの第１ビットＦＢは、記憶ユニットからメモリーセルアレイ内の複数のメモリーセルの中に１つにプログラムされる。 - 特許庁

The programmable memory cell is formed useful in a memory array having column bit lines and row word lines.例文帳に追加

カラムビット線およびロウワード線を有するメモリアレイ中で用いられるように形成されたプログラム可能メモリセルが開示される。 - 特許庁

The data multiplexer transfers read-data from a memory cell array selected by the bank selecting signal to the input/output buffer.例文帳に追加

データマルチプレクサは、バンクセレクト信号により選択されたメモリセルアレイからのリードデータを入出力バッファに転送する。 - 特許庁

SEMICONDUCTOR DEVICE, NON-VOLATILE RANDOM ACCESS MEMORY, FLOATING GATE MEMORY CELL SEMICONDUCTOR MEMORY ARRAY, AND METHOD OF FORMING THE SAME例文帳に追加

半導体装置、不揮発性ランダムアクセスメモリセル、フローティングゲートメモリセルの半導体メモリアレイ、及び、このアレイを形成する方法 - 特許庁

The nonvolatile semiconductor memory unit comprises a cell array and control block including many voltage control circuits.例文帳に追加

本発明の不揮発性半導体メモリ装置は、セルアレイ、および多数の電圧制御回路を含む電圧制御ブロックを備える。 - 特許庁

To provide a semiconductor memory capable of accessing data in a memory cell array at a high speed in synchronization with an external system clock.例文帳に追加

外部システムクロックに同期して、メモリセルアレイ内のデータを高速にアクセスすることができる半導体メモリを提供する。 - 特許庁

A memory cell array consists of a plurality of memory cells 20 arranged in the shape of a two-dimensional matrix in a row direction and a column direction.例文帳に追加

メモリセルアレイは、行方向および列方向に２次元マトリクス状に配列された複数のメモリセル２０からなる。 - 特許庁

A memory cell array is arranged so that a plurality of memory cells storing one out of a plurality of threshold levels are arranged in a matrix state.例文帳に追加

メモリセルアレイは、複数の閾値レベルのうちの１つを記憶する複数のメモリセルがマトリックス状に配置されている。 - 特許庁

In a memory cell array 1, a pair of bit lines BLbBL is pre- charged to an internal power source VBLH.例文帳に追加

メモリセルアレイ１は、容量結合型のダミーセルを用い、ビット線対ＢＬ，ｂＢＬは内部電源ＶＢＬＨにプリチャージされる。 - 特許庁

This semiconductor memory device is provided with a memory cell array 21 in which a plurality of memory elements 1 are arrayed, and a write state machine 32.例文帳に追加

半導体記憶装置は、複数のメモリ素子１を配列したメモリセルアレイ２１と、ライトステートマシーン３２とを備える。 - 特許庁

At this time, a sidewall oxidized film remainder 14 is generated at a cell array end part and the gate stage part of a peripheral circuit part.例文帳に追加

このときセルアレイ端部および周辺回路部のゲート段部にサイドウォール酸化膜残り１４が発生している。 - 特許庁

A redundant memory cell array that stores the number of times that defects are repaired is provided in a spare memory in a semiconductor memory device.例文帳に追加

半導体記憶装置におけるスペアメモリ内に、不良救済回数を記憶する冗長メモリセルアレイを設ける。 - 特許庁

Each of memory cells in a memory cell array 100 can hold data of (n) bits corresponding to a threshold value level of 2^n pieces.例文帳に追加

メモリセルアレイ１００中のメモリセルの各々は、２^n個のしきい値レベルに対応してｎビットのデータを保持できる。 - 特許庁

An address storage part 140 stores a threshold value memory address for dividing the memory cell array 110 into a first block for storing one bit data for each memory cell and a second block for storing one bit data for each pair of memory cell.例文帳に追加

アドレス記憶部１４０は、メモリセル毎に１ビットデータを記憶させる第１ブロックと、メモリセル対毎に１ビットデータを記憶させる第２ブロックとにメモリセルアレイ１１０を分けるための閾値メモリアドレスを記憶する。 - 特許庁

In addition, the pattern of each unit memory cell in the memory cell array region 1 and the pattern of the dummy cell in a piling region 2 are made equal to each other and both patterns have an axisymmetrical relation with respect to their boundary line BC2.例文帳に追加

加えて、メモリセルアレイ領域１の１メモリセル単位のメモリセルのパターンと杭打ち領域２のダミーセルのパターンとは同一で、かつ両者のパターンは境界線ＢＣ２に対してに線対称な関係を呈している。 - 特許庁

The semiconductor memory device comprises a memory cell array on which a memory cell MC is disposed and a control circuit 104 for applying a voltage to a bit line 4 and a word line 3 so that a predetermined potential difference is given to the selection memory cell MC.例文帳に追加

半導体記憶装置は、メモリセルＭＣが配置されたメモリセルアレイと、選択メモリセルＭＣに所定の電位差がかかるよう、ビット線４及びワード線３に電圧を印加する制御回路１０４とを備える。 - 特許庁

The cell array sorter includes with a base plate 11, a plurality of cell-adhesion regions 25 formed on the base plate 11, and heating elements 17 installed so as to correspond to the plurality of the cell-adhesion regions 25.例文帳に追加

セルアレイソータは、基板１１と、基板１１の上に形成された複数の細胞接着領域２５と、複数の細胞接着領域２５のそれぞれと対応して設けられた発熱素子１７とを備えている。 - 特許庁

A test writing control circuit 12 operates in a test mode and in each regular cell array CA 1-4, writes test data in a regular memory cell at a position corresponding to the position of the parity memory cell where test parity data are written.例文帳に追加

試験書き込み制御回路１２は、試験モード中に動作し、各レギュラーセルアレイＣＡ１−４において、試験データを、試験パリティデータが書き込まれるパリティメモリセルの位置に対応する位置のレギュラーメモリセルに書き込む。 - 特許庁

To provide a phase change type nonvolatile memory cell capable of recording/erasing at a high speed, and to provide a memory array using the phase change type nonvolatile memory cell and a method for recording information in the phase change type nonvolatile memory cell.例文帳に追加

高速記録・消去が可能な相変化型不揮発性メモリ素子、該相変化型不揮発性メモリ素子を用いたメモリアレーおよび該相変化型不揮発性メモリ素子の情報記録方法を提供する。 - 特許庁

A solar cell array 41 is constituted of a combination of the plurality of solar cell modules 40 and electrical connection between the solar cell modules 40 is established by the electrical connecting means 32a.例文帳に追加

太陽電池アレイ４１は、複数の太陽電池モジュール４０の組み合わせによって構成されており、太陽電池モジュール４０同士の電気的な接続は、電気的接続手段３２ａを介して行われる。 - 特許庁

The non-volatile semiconductor memory circuit includes a write-in control part in which when input data provided from a memory cell array and the outside are compared with cell data written in the memory cell array and write-in operation is controlled, voltage of the cell data is varied by adjusting respectively voltage distributed in accordance with a level of the input data.例文帳に追加

本発明の不揮発性半導体メモリ回路は、メモリセルアレイ及び外部から提供された入力データ及び該当メモリセルアレイに書き込まれているセルデータを比較して書き込み動作を制御する時、前記入力データのレベルに応じて分配される電圧を異に調整することによって前記セルデータの電圧を可変させる書き込み制御部を備える。 - 特許庁

Concerning the cell stack 10 with a plurality of fuel battery cells 2 arrayed and electrically connected the adjacent cells 2 with each other, the electric resistance of the fuel battery cell 2 at an end part in an array direction x of the fuel battery cell 2 is higher than that at a center part in the array direction of the fuel battery cell 2.例文帳に追加

複数の燃料電池セル２を配列し、隣接する燃料電池セル２同士を電気的に接続してなるセルスタック１０であって、燃料電池セル２の配列方向ｘの端部における燃料電池セル２の電気抵抗は、燃料電池セル２の配列方向の中央部における燃料電池セル２よりも高いことを特徴とする。 - 特許庁

A semiconductor memory in the present invention comprises: a memory cell array 100 including multiple memory cells which are arranged in a form of matrix and are capable of accumulating an electric charge; row selection means for selecting a memory cell in a row direction of the memory cell array; and write control means for writing data by applying a write pulse to the memory cell selected by the row selection means.例文帳に追加

本発明の半導体メモリは、行列状に配列され、電荷を蓄積可能な複数のメモリセルを備えたメモリセルアレイ１００と、メモリセルアレイの行方向のメモリセルを選択する行選択手段と、行選択手段によって選択されたメモリセルに書込みパルスを印加することによってデータの書込みを行う書込み制御手段とを有する。 - 特許庁

A CMOS memory array includes many bit cells 12 arranged in a SRAM array 11 of N rows×M columns, and has a duplication columns 60 of the bit cell 12 utilized for self-measuring.例文帳に追加

ＣＭＯＳメモリアレイは、Ｎ行×Ｍ列のＳＲＡＭアレイ１１内に配列された多数のビットセル１２を含み、自己計測用に利用されるビットセル１２の重複列６０を有する。 - 特許庁

The semiconductor integrated circuit device comprises a semiconductor chip (17); a memory array (3) disposed on the semiconductor chip (17); and first, second decoder trains (5-1, 5-2) disposed along both ends of the memory cell array (3).例文帳に追加

半導体チップ（１７）と、半導体チップ（１７）に配置されたメモリセルアレイ（３）と、メモリセルアレイ（３）の両端に沿って配置された第１、第２デコーダ列（５-１、５-２）とを具備する。 - 特許庁

A CMOS memory array includes many bit cells 12 arranged in a SRAM array 11 of N rows × M columns, and has a duplication columns 60 of the bit cell 12 utilized for self-measuring.例文帳に追加

ＣＭＯＳメモリアレイは、Ｎ行×Ｍ列のＳＲＡＭアレイ１１内に配列された多数のビットセル１２を含み、自己計測用に利用されるビットセル１２の重複列６０を有する。 - 特許庁

An address selection circuit selects a static type memory cell in the memory array and a signal transmission path between the memory array and the data I/O circuit.例文帳に追加

アドレス選択回路は、上記メモリアレイにおける上記スタティック型メモリセルの選択及び上記メモリアレイと上記データ入出力回路との間の信号伝達経路の選択を行う。 - 特許庁

A main data line MDL_-Rl for read-out is formed on a memory cell array, a main data line MDL_-Aj for automatic write and erasure is formed in a region being apart from the memory cell array, and page read-out substance corresponding to dual work is realized using three layers metal wiring.例文帳に追加

メモリセルアレイ上に読み出し用の主データ線ＭＤＬ＿Ｒｌを形成し、メモリセルアレイから離れた領域にオート用の主データ線ＭＤＬ＿Ａｊを形成し、三層メタル配線を用いてデュアルワーク対応のページ読み出し品を実現した。 - 特許庁

NOR type flash memory (nonvolatile semiconductor storage device) 1 includes: a memory cell array 11; a dummy memory cell array (reference circuit) 12; a sense amplifier 13; load circuits 14 and 15; pre-charge circuits 16 and 17; and a reference voltage generation circuit 20.例文帳に追加

ＮＯＲ型フラッシュメモリ（不揮発性半導体記憶装置）１は、メモリセルアレイ１１と、ダミーメモリセルアレイ（リファレンス回路）１２と、センスアンプ１３と、負荷回路１４及び１５と、プリチャージ回路１６及び１７と、基準電圧発生回路２０とを備えている。 - 特許庁

One of a pair of the first write line drivers connected to both ends of at least one of first write lines is located outside the upper end or the lower end of the memory cell array, while the other is located outside the left end or the right end of the memory cell array.例文帳に追加

少なくとも１つの第１書き込み線の両端に接続された１対の第１書き込み線ドライバの一方はメモリセルアレイの上端外側または下端外側に位置し、他方はメモリセルアレイの左端外側または右端外側に位置する。 - 特許庁

A word line keeper circuit 13 added so as to reduce power consumption during stand-by by executing power supply separation between the memory cell array part 10 of SRAM Macro and a peripheral circuit part, is formed by commonly using a dummy element in the dummy element area 14 of the memory cell array part.例文帳に追加

SRAM Macroのメモリセルアレイ部１０と周辺回路部との電源分離を実施して待機時の消費電力を削減するために付加するワード線キーパー回路１３を、メモリセルアレイ部のダミー素子領域１４のダミー素子を共用して形成する。 - 特許庁

A first bit line pair BM, /BM for reading data from the desired memory cells of a memory cell array and a second bit line pair BS, /BS for writing data to the desired memory cells of another memory cell array are respectively formed in different layers via an interlayer insulation film 32.例文帳に追加

メモリセル列の任意のメモリセルよりデータを読み出す第１のビット線対ＢＭ，／ＢＭと、メモリセル列の他の任意のメモリセルにデータを書き込む第２のビット線対ＢＳ，／ＢＳとは、層間絶縁膜３２を介して、それぞれ異なる層に形成される。 - 特許庁

The second electrode 42 of the nth solar cell of the array is connected to the first electrode of the succeeding, (n+1)th cell of the array via a portion 40 of the PV film 38 which has substantially higher conductivity than the remainder of the PV film 38.例文帳に追加

前記アレイの（ｎ）番目の太陽電池セルの第２電極４２は、前記ＰＶ膜３８の残部よりも実質的に高い導電率を有する一部分４０を経て、引き続く（ｎ＋１）番目の太陽電池セルの第１電極に接続されている。 - 特許庁

To provide a semiconductor memory device, in which the increasing of chip size can be prevented and an arranging method for the device by preventing the increment of the number of column selection signal lines arranged between memory cell array blocks, even if the capacity of a memory cell array block is increased.例文帳に追加

メモリセルアレーブロックの容量が増加してもメモリセルアレーブロック間に配置されるコラム選択信号ラインの数が増加しないようにすることによりチップサイズの増加を防止できる半導体メモリ装置並びに装置の配置方法を提供する。 - 特許庁

When a write-in command is written in a non-volatile memory cell array 10 (S10), an internal boosting circuit 30 immediately starts boosting (S11), at the same time as the boosting is finished (S12 to S13), write-in is performed for the memory cell array of (S14).例文帳に追加

不揮発性メモリセルアレイ１０ヘの書き込みコマンドが書き込まれると（Ｓ１０）、内部昇圧回路３０は直ちに昇圧を開始し（Ｓ１１）、昇圧完了（Ｓ１２から１３）とともに不揮発性メモリセルアレイ１０ヘの書き込みを行う（Ｓ１４）。 - 特許庁

The semiconductor integrated circuit for display control includes: a memory cell array ARY capable of storing display data; peripheral circuits 100-1, 101-1, 102-1, 103-1 capable of writing and reading the display data; and a control circuit capable of controlling read/write operation of the memory cell array.例文帳に追加

表示データを記憶可能なメモリセルアレイ（ＡＲＹ）と、表示データの書込み及び読出しを可能とする周辺回路（１００−１，１０１−１，１０２−１，１０３−１）と、上記メモリセルアレイのリード・ライト動作を制御可能な制御回路とを設ける。 - 特許庁

The nonvolatile semiconductor memory device includes: a memory cell array layer 400 having electrically rewritable memory cells MC connected in series; a control circuit layer 200 disposed below the memory cell array layer 400 and controlling a voltage applied to the memory cells MC; and an interconnection portion 500 electrically connecting the control circuit layer 200 and the memory cell array layer 400.例文帳に追加

不揮発性半導体記憶装置は、電気的に書き換え可能であり且つ直列に接続されたメモリセルＭＣを有するメモリセルアレイ層４００と、メモリセルアレイ層４００の下層に位置し且つメモリセルＭＣに印加する電圧を制御する制御回路層２００と、制御回路層２００とメモリセルアレイ層４００とを電気的に接続する接続配線部５００とを備える。 - 特許庁

The semiconductor memory device comprises a memory cell array 1 provided on a semiconductor substrate, a gate insulating film 13 provided on the semiconductor substrate having a deeper recess structure 15 near only the central part in comparison with the semiconductor substrate having the memory cell array provided thereon, a gate electrode 12 provided on the gate insulating film, and a select transistor ST2 for selecting the memory cell array.例文帳に追加

半導体記憶装置は、半導体基板上に設けられたメモリセル列１と、前記メモリセル列が設けられた半導体基板よりも中央近傍のみが低いリセス構造１５を有する半導体基板上に設けられたゲート絶縁膜１３と、前記ゲート絶縁膜上に設けられたゲート電極１２とを備え、前記メモリセル列を選択する選択トランジスタＳＴ２とを具備する。 - 特許庁

The memory cell has a variable resistive element and a non-ohmic element laminated in a lamination direction of the memory cell array where the lamination order of the variable resistive element and the non-ohmic element of a memory cell in a given memory cell layer and the lamination order of the variable resistive element and non-ohmic element of a memory cell in another given memory cell layer are the same.例文帳に追加

前記メモリセルは、前記メモリセルアレイの積層方向に積層された可変抵抗素子及び非オーミック素子を有し、所定の前記メモリセルレイヤのメモリセルの前記可変抵抗素子及び非オーミック素子の積層順と、他の前記メモリセルレイヤのメモリセルの前記可変抵抗素子及び非オーミック素子の積層順が同じであることを特徴とする。 - 特許庁

In the cell array substrate having cell-adhesiveness variation pattern that comprises regions having good cell adhesiveness and regions having inhibited cell adhesiveness patterned on a substrate and having a water contact angle of 10 to 40° at the good cell adhesiveness regions, and cells are adhered to the good cell adhesiveness region.例文帳に追加

基材上に細胞接着性良好領域と細胞接着性阻害領域がパターン化された細胞接着性変化パターンを有し、該細胞接着性良好領域の水接触角が１０〜４０°である細胞配列用基材において、該細胞接着性変化パターンの細胞接着性良好領域に細胞が接着された細胞接着基材。 - 特許庁

In addition, the memory sub-system 20 is provided with a second memory bank 200b having a memory cell array 201b, a row decoder 202b to select a certain row in the array 201b and a column decoder 204b to select at least one column in the array 201b.例文帳に追加

また、メモリサブシステム２０は、メモリセルアレイ２０１ｂと、アレイ２０１ｂ内のあるロウを選択するロウデコーダ２０２ｂと、アレイ２０１ｂ内の少なくとも１つのカラムを選択するカラムデコーダ２０４ｂとを有する第２のメモリバンク２００ｂを備えている。 - 特許庁

By putting the eluting ends of a gel-filled capillary array 1 between inner walls of an optical cell 6, or holding the eluting ends of the capillary array 1 in their proximity on a flat plate 18, the array 1 is held within the same plane with sufficient accuracy.例文帳に追加

ゲル充填キャピラリーアレー１の溶出端を光学セル６の内壁で挟むことによって、あるいはゲル充填キャピラリーアレー１の溶出端付近を平板１８上に保持することによって、十分な精度で同一平面内に保持する。 - 特許庁

Performing defect inspection with the TFT substrate that is set in the temperature condition when it is actually operating in the array inspection in the array process allows defects, which are usually detected in and after the cell process, to be detected in the early stages of the array process.例文帳に追加

アレイ工程でのアレイ検査において、ＴＦＴ基板を実際に駆動したときの温度状態として欠陥検査を行うことによって、通常、セル工程以降で検出される欠陥をアレイ工程の早い段階で検出する。 - 特許庁

To improve system characteristics by dividing a base station antenna into a plurality of array groups in accordance with a cell propagation environment, making a slack directional beam control for each array group, and making a parallel transmission (MIMO transmission) of data different between the array groups.例文帳に追加

セル伝搬環境に応じて基地局アンテナを複数アレー群に分割し、各アレー群では緩い指向性ビーム制御を行うとともに、アレー群間では異なるデータの並列送信(ＭＩＭＯ送信)を行うことによりシステム特性を向上する。 - 特許庁

This memory sub-system 20 is provided with a first memory bank 200a having a memory cell array 201a, a row decoder 202a to select a certain row in the array 201a and a column decoder 204a to select at least one column in the array 201a.例文帳に追加

メモリサブシステム２０は、メモリセルアレイ２０１ａと、アレイ２０１ａ内のあるロウを選択するロウデコーダ２０２ａと、アレイ２０１ａ内の少なくとも１つのカラムを選択するカラムデコーダ２０４ａとを有する第１のメモリバンク２００ａを備えている。 - 特許庁