「cell array」に関連した英語例文の一覧と使い方(52ページ目) - Weblio英語例文検索

The device includes: a memory cell array; the error detection and correction circuit performing error detection and correction of read data; and a buffer register that is provided for temporarily storing read data and data to be written and set, such that the number of data bits is a multiple of the number of data bits containing a check bit for processing error detection and correction by the error detection and correction circuit.例文帳に追加

メモリセルアレイと、読み出しデータのエラー検出と訂正を行なうエラー検出訂正回路と、読み出しデータ及び書き込みデータを一時格納するために設けられた、データビット数が前記エラー検出訂正回路によるエラー検出訂正処理の際のチェックビットを含めたデータビット数の整数倍に設定されたバッファレジスタとを備える。 - 特許庁

To improve a wiring structure such that, when a solar power generation system is constructed by disposing solar cell module integral with a roof material in an array form, the need of another wiring work using an external wiring cable is eliminated, series and parallel connections of solar cells are completed between the modules simultaneously only by laying roof material blocks of the modules.例文帳に追加

屋根材一体型太陽電池モジュールをアレイ状に葺設して太陽光発電システムを構築する際に、外部配線ケーブルを使った別途の配線作業を不要にし、モジュールの屋根材ブロックを葺設するだけで、同時にモジュール相互間で太陽電池の直列接続，並列接続が完了するように配線構造を改良する。 - 特許庁

When an input voltage decision circuit 24 decides that an input voltage exceeds a prescribed voltage, a control circuit 25 of a positive polarity power source selection circuit 22 turns on a first switch SW1 and turns off a second and third switches SW2 and SW3 to supply the input voltage through the first switch SW1 to the memory cell array 21.例文帳に追加

正極性電源選択回路２２の制御回路２５は、入力電圧判定回路２４が入力電圧が所定電圧を越えたと判定すると、第１のスイッチＳＷ１をオンして第２,第３のスイッチＳＷ２,ＳＷ３をオフすることにより、上記入力電圧を第１のスイッチＳＷ１を介してメモリセルアレイ２１に供給する。 - 特許庁

Then, a column address R is decoded to the decoded result different from the decoded result of the column address W at writing in the column decoders 103C1-103C4, the pixels stored in the memory cell array 5 are read corresponding to the decoded result and the arrangement of the read pixels is rotated in the rotation circuit 142 and outputted.例文帳に追加

そして、列デコーダ１０３Ｃ_1乃至１０３Ｃ_4において、列アドレスＲが、書き込み時における列アドレスＷのデコード結果とは異なるデコード結果にデコードされ、そのデコード結果にしたがい、メモリセルアレイ５に記憶された画素が読み出され、その読み出された画素の並びが、ローテーション回路１４２においてローテーションされて出力される。 - 特許庁

N-channel type memory cell selecting MISFETs, having gate electrodes 9A (word lines WL) using a p^+ poly-SiGe film 9p are formed in a memory array, and n-channel MISFETs, having gate electrodes 9B using an n^+ poly-SiGe film 9n and p-channel MISFETs, having gate electrodes 9C using the p^+ poly-SiGe film 9p, are formed.例文帳に追加

ｐ^+ポリＳｉＧｅ膜９ｐをゲート電極９Ａ（ワード線ＷＬ）に用いたｎチャネル型のメモリセル選択用ＭＩＳＦＥＴをメモリアレイに形成し、ｎ^^+ポリＳｉＧｅ膜９ｎをゲート電極９Ｂに用いたｎチャネルＭＩＳＦＥＴおよびｐ^+ポリＳｉＧｅ膜９ｐをゲート電極９Ｃに用いたｐチャネルＭＩＳＦＥＴを形成する。 - 特許庁

The semiconductor integrated circuit device is constituted so as to avoid securing a contact area in advance for arranging a contact for connection to the respective gates of p-MOS transistors 12a, 12b and n-MOS transistors 14a and 14b in the base cell 11, in the gate array type semiconductor integrated circuit device by a master slice system.例文帳に追加

本発明の半導体集積回路装置は、マスタースライス方式によるゲートアレイ型の半導体集積回路装置において、ベースセル１１に、ｐ−ＭＯＳトランジスタ１２ａ、１２ｂ及びｎ−ＭＯＳトランジスタ１４ａ、１４ｂの各ゲートへの接続用のコンタクトを配設するためのコンタクト領域を予め確保しないように構成したものである。 - 特許庁

The array substrate 100 has color filter layers 24 (R, G and B) arranged by each of pixels in a display region 102 for displaying images and further has columnar light shielding sections 500 holding a cell gap between a pair of the substrates and having light shieldability in a light shielding region 41 arranged along the outer periphery of the display region 102.例文帳に追加

アレイ基板１００は、画像を表示する表示領域１０２において、画素毎に配置されたカラーフィルタ層２４（Ｒ、Ｇ、Ｂ）を備え、さらに表示領域１０２の外周に沿って配置された遮光領域４１において、一対の基板間のセルギャップを保持するとともに遮光性を有する柱状遮光部５００を備えている。 - 特許庁

When two data of double data specification outputted from the same output terminal at the same cycle are read out from a memory cell array, by providing a delay circuit at one side of a sense amplifier enable-signal /SAE, a sense amplifier 1 and a sense amplifier 2 are activated, timing at which two data are sensed is deviated, peak current flowing in the sense amplifier 1 and the sense amplifier 2 is deviated.例文帳に追加

ダブルデータレート仕様で、同一出力端子から同一サイクルに出力する２個のデータをメモリセルアレイから読み出す際に、センスアンプイネーブル信号／ＳＡＥの一方に遅延回路を設けることにより、センスアンプ（１）、センスアンプ（２）を活性化して２個のデータをセンスするタイミングをずらし、センスアンプ（１）、センスアンプ（２）に流れるピーク電流をずらす。 - 特許庁

In an ASIC chip 1 with a built-in DRAM including a large-scale logic circuit 7, or the like, an entire DRAM macro 2 including not only a cell array part 6 of the DRAM but also an internal power supply circuit 4 is formed in a well 5 such as a Deep N well, and power is supplied to the DRAM macro 2 from the internal power supply circuit 4.例文帳に追加

大規模なロジック回路７を含むＤＲＡＭ内蔵ＡＳＩＣチップ１等において、ＤＲＡＭのセルアレイ部６のみならず内部電源供給回路４を含めたＤＲＡＭマクロ２全体をＤｅｅｐ Ｎウェル等のウェル５内に形成し、このＤＲＡＭマクロの電源供給を前記内部電源供給回路から行うものである。 - 特許庁

To enhance the capacitor characteristics by preventing scratch of a lower electrode due to CMP, and ensuring uniformity of the thickness of a capacity insulating film in the memory cell array and in the lower electrode, in the manufacturing method of a semiconductor memory device in which the capacity insulating film of ferroelectric, or the like, is formed as a component of a capacitor by application of a liquid material.例文帳に追加

半導体記憶装置のキャパシタの構成要素として、強誘電体等の容量絶縁膜を液状材料の塗布により形成する製造方法において、ＣＭＰによる下部電極へのスクラッチ防止と、容量絶縁膜膜厚のメモリセルアレイ内、下部電極内での均一性を実現し、キャパシタ特性を向上させる。 - 特許庁

This semiconductor memory has memory array structure, in which a plurality of word lines for selecting the prescribed memory cell and a plurality of bit lines are arranged in an intersectional state, and the memory is provided with two memory cells (e.g. MC1, MC2) constituting one bit and a sense amplifier connected electrically to each of the memory cells via bit lines.例文帳に追加

本発明の半導体記憶装置は、所定のメモリセルを選択するための複数本のワード線と複数本のビット線とが交差して配列されたメモリアレイ構造を有し、１ビットを構成する２つのメモリセル（たとえばＭＣ１、ＭＣ２）と、それらのメモリセルの各々にビット線を介して電気的に接続されたセンスアンプとを備えている。 - 特許庁

A data holding characteristic is improved by providing a non- volatile memory group 40 for reference of which a characteristic is inferior to a non-volatile memory in a memory cell array, and rewriting data accumulated in a non-volatile memory by a control circuit 44 based on a referred result of the non-volatile memory group 40 for reference.例文帳に追加

メモリセルアレイ内の不揮発性メモリ（７）に比して特性の劣る参照用の不揮発性メモリ群（４０）を設けて、前記参照用の不揮発性メモリ群（４０）の参照結果に基づいて、制御回路（４４）により前記不揮発性メモリ（７）に蓄積されたデータを再書き込みすることで、データ保持特性の向上を図るものである。 - 特許庁

A microlens array 25 consisting of plural microlenses 26A, 26B and 26C varying in focal lengths is arranged on the outside surface of a cell grasping a liquid mixture composed of a polymer precursor and liquid crystals and is irradiated in this state with light, by which two-beam interference exposure is effected and the polymer precursor in the liquid mixture is polymerized in manufacturing this liquid crystal device.例文帳に追加

本発明の液晶装置を製造する際には、焦点距離が異なる複数のマイクロレンズ２６Ａ，２６Ｂ，２６Ｃからなるマイクロレンズアレイ２５を、ポリマー前駆体と液晶との混合液を挟持したセルの外面に配置した状態で光を照射して２光束干渉露光を行い、混合液中のポリマー前駆体を重合させる。 - 特許庁

At the time of writing, a data size detection circuit 7 detects the size of compressed data inputted from the external based on compression information added to compressed data and indicating the size of compressed data, a data I/O circuit 6 and an instruction decoder 5 are driven only for a period necessary for writing operation to write the compressed data in a memory cell array 2.例文帳に追加

データサイズ検出回路７は書込み時に圧縮データに付加されかつ圧縮後のデータの大きさを示す圧縮情報を基に外部から入力される圧縮データの大きさを検出し、書込み動作に必要な期間だけデータ入出力回路６及び命令デコーダ５を動作させてメモリセルアレイ２に圧縮データを書込む。 - 特許庁

In this semiconductor memory, the sense amplifier circuit amplifying a potential of bit lines BL, /BL in a memory cell array is constituted of a current mirror type amplifier(C-AMP) and a latch type amplifier(L-AMP) connected to the next stage of the sense amplifier.例文帳に追加

一方、ラッチ型センスアンプ回路は、高速で低消費電流であるという利点を有するものの、ビット線対の微小振幅をラッチ回路１段で増幅するため、プロセスばらつきによりセンスアンプ回路を構成するＭＯＳＦＥＴの特性がばらついたり内部ノードの寄生容量がアンバランスになると、安定した動作特性が得られ難いという問題点があった。 - 特許庁

To prevent an interval between ReRAM elements from becoming against the rule, by adding a simple alteration to the arrangement structure of electrodes(vias) and the ReRAM elements concerning a ReRAM, by working by applying a predefined working rule to a memory cell selection transistor array to be refined, and also by working by applying another working rule to the ReRAM elements.例文帳に追加

ＲｅＲＡＭに関し、電極（ビア）及びＲｅＲＡＭ素子の配置構造に簡単な改変を加え、微細化すべきメモリセル選択トランジスタアレイには所要の加工ルールを適用して加工し、且つ、ＲｅＲＡＭ素子には別の加工ルールを適用して加工することを可能にし、ＲｅＲＡＭ素子の間隔がルール違反にならないようにする。 - 特許庁

The nonvolatile semiconductor memory device includes: a memory cell array with a plurality of blocks each being the erasing unit; a ready/busy control circuit that outputs a busy signal when an internal operation is being done to the blocks; and a control unit that registers the blocks as defective blocks when the ready/busy control circuit outputs the busy signal in receiving an input of a bad block command.例文帳に追加

不揮発性半導体記憶装置は、消去単位であるブロックを複数有するメモリセルアレイと、ブロックに対する内部動作の実行期間中は、ビジー信号を出力するレディ／ビジー制御回路と、バッドブロックコマンドの入力を受けた時に、レディ／ビジー制御回路がビジー信号を出力している場合は、ブロックを不良ブロックとして登録する制御部と、を具備する。 - 特許庁

The method includes a step of programming data in a memory cell array included in the nonvolatile data storage device using a page buffer selected from among a plurality of page buffers included in the nonvolatile data storage device, and a step of performing a setup operation for loading data using another page buffer, which is different from the page buffer selected during the programming.例文帳に追加

不揮発性データ保存装置の内部に備えられた複数個のページバッファのうち選択された一つのページバッファを通じて、不揮発性データ保存装置の内部に備えられたメモリセルアレイにデータをプログラミングするステップと、プログラミングが行われる間に、選択されたページバッファではない他のページバッファを通じてデータをローディングさせるセットアップ動作を行うステップとを含む。 - 特許庁

The first memory cell array contains a lower electrode 38 formed in a striped shape, an upper electrode 36 formed in the striped shape in the direction crossed with the electrode 38, the ferroelectric capacitors 34 arranged at least at the crossed section of the electrode 38 and the electrode 36, and a buried insulating layer 32 formed between the mutual capacitors 34.例文帳に追加

第１メモリセルアレイは、ストライプ状に形成された下部電極３８と、下部電極３８と交叉する方向にストライプ状に形成された上部電極３６と、下部電極３８と、上部電極３６との、少なくとも交叉部分に配置される強誘電体キャパシタ３４と、強誘電体キャパシタ３４の相互間に形成された埋め込み絶縁層３２とを含む。 - 特許庁

The flash memory device includes: a memory cell array having memory cells arrayed on word lines and bit lines; a voltage generating circuit constituted so as to generate a program voltage to be applied to a selected word line; a program voltage controller constituted so as to variably control a start level of the program voltage to be applied to remaining pages of each word line by a programming characteristic of the first page of each word line.例文帳に追加

フラッシュメモリ装置はワードラインとビットラインに配列されたメモリセルを有するメモリセルアレイと、選択されたワードラインに印加されるプログラム電圧を発生するよう構成される電圧発生回路と、各ワードラインの一番目のページのプログラム特性により、各ワードラインの残りのページに適用されるプログラム電圧の開始レベルを可変制御するよう構成されるプログラム電圧制御器を含む。 - 特許庁

In the case of read-out processing of a specific word, a defective bit replacement processing circuit 104 outputs READ DATA for x bits except data on the defective cells from RAW READ DATA for x+y bits of the specific word in the memory cell array 102 based on FAIL DATA which is position information of the defective cells of the specific word in the position information storage part 103.例文帳に追加

指定ワードの読み出し処理の場合、不良ビット代替回路１０４は、位置情報記憶部１０３内の指定ワードの不良セルの位置情報であるＦＡＩＬ ＤＡＴＡに基づいて、メモリセルアレイ１０２内の指定ワードのｘ＋ｙビット分のＲＡＷ ＲＥＡＤ ＤＡＴＡから不良セルのデータを除いたｘビット分のＲＥＡＤ ＤＡＴＡを出力する。 - 特許庁

The microwell array chip has a microwell layer having a plurality of microwells on the surface of a substrate, one microwell has a shape and size for storing only one biological cell, the bottom surface of the microwell has a magnetic membrane and does not have a magnetic member other than the magnetic membrane, and the surfaces of the magnetic membrane and microwell layer have a multilayered membrane made of a light shielding membrane and silica or parylene membrane.例文帳に追加

基板の表面に複数のマイクロウェルを有するマイクロウェル層を有し、１つのマイクロウェルに1つの生体細胞のみを収容する形状と寸法を有し、マイクロウェルの底面に磁性膜を有し、磁性膜以外の磁性部材を有さず、磁性膜の表面およびマイクロウェル層の表面は、遮光膜およびシリカ膜またはパリレン膜からなる多層膜を有する、マイクロウェルアレイチップ。 - 特許庁

This device consists of a cell array consisting of unit pages, and a plurality of unit page buffers respectively corresponding to the unit pages, and it includes a page buffer for storing data, a selection circuit for selecting one or more unit page buffers to be initialized among the above unit page buffers and a controller for generating a signal to control the page buffer and the selection circuit.例文帳に追加

単位ページからなるセルアレイと、前記単位ページに各々対応する複数の単位ページバッファからなり、データを貯蔵するページバッファと、パーシャルコピーバック動作時、前記単位ページバッファのうち初期化しようとする一つ、またはそれ以上の単位ページバッファを選択する選択回路と、前記ページバッファ及び選択回路を制御する信号を発生する制御装置とを含む。 - 特許庁

The first memory cell array 30 includes a lower electrode 36 formed into a stripe shape, an upper electrode 38 formed in a stripe shape in a direction intersecting the lower electrode 36, a ferroelectric capacitor 34 arranged at the intersecting portion of the lower electrode 36 and the upper electrode 38, and an embedded insulation layer 32 formed between the ferroelectric capacitors 34.例文帳に追加

第１メモリセルアレイ３０は、ストライプ状に形成された下部電極３６と、下部電極３６と交叉する方向にストライプ状に形成された上部電極３８と、下部電極３６と、上部電極３８との、少なくとも交叉部分に配置される強誘電体キャパシタ３４と、強誘電体キャパシタ３４の相互間に形成された埋め込み絶縁層３２とを含む。 - 特許庁

The storage part 3 is provided with: storage circuits 4-7 each including a one-time PROM cell array; a selection circuit 8 for selecting one of storage circuit from among the storage circuits 4-7 corresponding to selection signals inputted from the outside and outputting an operation instruction signal instructing to perform an operation to the selected storage circuit; a control circuit 9; and a high voltage circuit 10.例文帳に追加

記憶部３は、ワンタイムＰＲＯＭセルアレイを各々が含む記憶回路４〜７と、外部から入力される選択信号に応じて、記憶回路４〜７の中から１個の記憶回路を選択し、選択された記憶回路に対して動作するように指示する動作指示信号を出力する選択回路８と、制御回路９と、高電圧回路１０とを具備する。 - 特許庁

The method for forming the memory cell array comprises the step of forming a first floating gate region 42 between isolation regions 45 in a semiconductor substrate, the step of selectively forming a second floating gate region 48 only on the first floating gate region 42, the step of forming a dielectric layer 51 on at least the second floating gate region 48, and the step of forming a control gate layer 52 on the dielectric layer 51.例文帳に追加

アレイの形成方法は、半導体基板内のアイソレーション領域45間に、第1浮遊ゲート領域42を形成するステップと、第1浮遊ゲート領域42上のみに、第2浮遊ゲート領域48を選択的に形成するステップと、少なくとも第2浮遊ゲート領域48上に誘電層51を形成するステップと、誘電層51上に制御ゲート層52を形成するステップとを含む。 - 特許庁

The memory-cell array 4000 has a plurality of element separating regions 900, and each of the plurality of memory cells 410 has a source region, a drain region, a channel region interposed between the source and drain regions, a selecting gate 411 and a word gate 412 provided oppositely to the channel region, and a nonvolatile memory element 413 formed between the word gate 412 and the channel region.例文帳に追加

メモリセルアレイ４０００は、複数の素子分離領域９００を有し、複数のメモリセル４１０の各々は、ソース領域と、ドレイン領域と、ソース領域及びドレイン領域間のチャネル領域と、チャネル領域と対向して配置されたセレクトゲート４１１及びワードゲート４１２と、ワードゲート４１２とチャネル領域との間に形成された不揮発性メモリ素子４１３とを有する。 - 特許庁

A memory cell array region 210 has a plurality of control gate lines 106A and 106B formed by connecting the control gates of memory cells 100 arranged in the first direction A along the first direction A, and sub- control gate lines CG extending along the first direction A in the upper layer of the plurality of control gate lines and are equal, in number, to one half of the control gate lines.例文帳に追加

メモリセルアレイ領域２１０は、第１の方向Ａに沿って配列された各列のメモリセル１００の各々のコントロールゲートを、第１の方向Ａに沿って接続して形成される複数のコントロールゲート線１０６Ａ，１０６Ｂと、複数のコントロールゲート線の上層にて前記第１の方向Ａに沿って延び、複数のコントロールゲート線の半数のサブコントロールゲート線ＣＧとを有する。 - 特許庁

Relating to a memory control device 1 provided with a word line selecting information storing section arranged between a memory cell array 9 and a row decoder 33, a column selecting information storing section 17 arranged between a column selector 39 and a column decoder 37, and a control circuit 19, each selecting information storing section 11, 17 is constituted of sift registers including a selector 23 and a flip-flop 21.例文帳に追加

メモリアレイ９とロウデコーダ３３との間に介装されたワード線選択情報記憶部１１と、カラムセレクタ３９とカラムデコーダ３７との間に介装されたカラム選択情報記憶部１７と、制御回路１９とを備えるメモリ制御装置１において、セレクタ２３とフリップフロップ２１とを含むシフトレジスタで各選択情報記憶部１１，１７を構成する。 - 特許庁

The semiconductor storage device includes: a memory cell array 11 composed of memory cells 21 arranged in a matrix; an X decoder 12 providing a prescribed voltage to gate terminals of the memory cells 21; a Y decoder 13 providing a prescribed voltage to source and drain terminals of the memory cells 21; and a BIST module performing the test by providing a signal to the X decoder 12 and the Y decoder 13.例文帳に追加

半導体記憶装置は、マトリックス状に配置されたメモリセル２１から構成されるメモリセルアレイ１１と、メモリセル２１のゲート端子を所定の電圧とするＸデコーダ１２と、メモリセル２１のソース端子及びドレイン端子を所定の電圧とするＹデコーダ１３と、Ｘデコーダ１２及びＹデコーダ１３に信号を与えて試験を行なうＢＩＳＴモジュールを有している。 - 特許庁

The semiconductor storage device includes: a reference voltage creating circuit 10 for generating a plate voltage to be supplied to a memory cell array; a plate voltage supplying terminal 20 for supplying the plate voltage from the outside; and a switching circuit 30 for switching the supply of the plate voltage from the plate voltage creating circuit and the supply of the plate voltage from the outside through the above plate voltage supplying terminal.例文帳に追加

メモリセルアレイに供給するプレート電圧を発生する基準電圧生成回路１０と、外部からプレート電圧を供給するためのプレート電圧供給端子２０と、前記プレート電圧発生回路からのプレート電圧供給と前記プレート電圧供給端子を通しての外部からのプレート電圧供給を切替える切替回路３０を有する。 - 特許庁

The memory cell array comprises the first floating gate region 42 having memory cells surrounded by the isolation regions 45, the second floating gate region 48 formed selectively only on the first floating gate region 42, the dielectric layer 51 formed on the second floating gate region 48 and the isolation region 45, and a control gate 52 formed on the dielectric layer 51 provided on the first floating gate region 42.例文帳に追加

メモリセルアレイは、各メモリセルが、アイソレーション領域45により囲まれた第1浮遊ゲート領域42と、第1浮遊ゲート領域42のみに選択的に形成された第2浮遊ゲート領域48と、第2浮遊ゲート領域48及びアイソレーション領域45上に形成された誘電層51と、第1浮遊ゲート領域42上に設けられた誘電体51上に形成された制御ゲート52とを含む。 - 特許庁

Page size of write and read-out can be selected freely by inputting a command from the outside by a user using an element having a plurality of standard sub-cell-array, or by adding few processes in a stage of shipping, in system design, the maximum system performance can be achieved by optimizing units of write, read-out, and erasure in accordance with use.例文帳に追加

複数の標準的なサブセルアレイを有する素子を用いて、ユーザが外部からコマンドを入力することにより、又は出荷の段階で僅かな工程を加えることにより、書き込み、読み出しのページサイズを自由に選択することができるようにし、システム設計において、書き込み、読み出し、消去の単位を用途に応じて最適化することにより、最高のシステム性能を達成することができる。 - 特許庁

This semiconductor memory has a bus section and a latch section, the bus section and the latch section are coupled to a corresponding block sense amplifier in the block sense amplifier array to reduce the required number of main data line, plural cell data provided respectively from the block sense amplifier are received in parallel, and they are transmitted in series to a corresponding one main data line in time division manner.例文帳に追加

この半導体メモリ装置は、パス及びラッチ部を有し、該パス及びラッチ部は、前記メインデータラインの必要個数を減らすため、前記ブロックセンスアンプアレイ内の対応するブロックセンスアンプと連結されており、前記ブロックセンスアンプからそれぞれ提供される前記複数個のセルデータを並列に受信し、対応する一つのメインデータラインに時分割的に直列伝送する。 - 特許庁

This semiconductor memory is provided with a memory cell array in which memory strings including selection transistors and plural memory cells which are coupled with the transistors and have electric charge catching circuits in gate insulating films respectively are arranged in a matrix shape and a bias circuit 12 which supplies a prescribed potential to gates of memory cells to be coupled with nonselected selection transistors when selection transistors are nonselected.例文帳に追加

選択トランジスタ、およびこの選択トランジスタに結合され、それぞれがゲート絶縁膜中に電荷捕獲回路を有する複数のメモリセルとを含むメモリセルストリングがマトリクス状に配置されたメモリセルアレイと、選択トランジスタが非選択のときに、この非選択な選択トランジスタに結合されるメモリセルのゲートに、所定の電位を供給するバイアス回路１２とを具備することを特徴としている。 - 特許庁

The nonvolatile memory card has a NAND type EEPROM 11 having a cell array of electrically rewritable nonvolatile memory cells arranged repeatedly in row and column directions, test information 18 stored in a predetermined address of the NAND type EEPROM 11, and a controller 12 for testing the NAND type EEPROM 11 according to the test information 18.例文帳に追加

本発明の不揮発性メモリカードは、電気的に書き換え可能な不揮発性メモリセルが行および列方向に繰り返し配置されたセルアレイを有するＮＡＮＤ型ＥＥＰＲＯＭ１１と、ＮＡＮＤ型ＥＥＰＲＯＭ１１の所定のアドレスに格納されたテスト情報１８と、テスト情報１８に基づいて、ＮＡＮＤ型ＥＥＰＲＯＭ１１をテストするコントローラ１２を有する。 - 特許庁

A semiconductor random access memory device with the characteristics of having the matrix of memory cells (C11) that includes the first MIS element (QW11), the drain (3) or the source (4) of the first MIS element (QW11) and the second MIS element (QR11) formed above the first MIS element (QW11), gate input capacity information storage capacitor (CS11) for the second MIS element (QW11). In the matrix of the memory array, the drain of the said first MIS element (QW11) electrically connected to the drain of the second MIS element (QW11), … connecting so that the data line (D1) orthogonally to sense (S1) and word (W1) lines of the each memory cell of the array. 例文帳に追加

第１のMIS素子（Qｗ11）と、第１のMIS素子（Qｗ11）のソース及びドレインのいずれか一方の領域をゲートとして用いて前記第１のMIS素子（Qｗ11）の上に積み重ね形成された第２のMIS素子（QR11）と、この第２のMIS素子（QR11）のゲート入力容量である情報蓄積用のキャパシタ（Cｓ11）とを有したメモリセル（C11）をマトリックス状に配列したメモリアレイにおいて前記第１のMIS素子（Qｗ11）のドレインを第２のMIS素子（QＲ11）のドレインと電気的に結合して、……、データ線（D1）をメモリアレイの各メモリセル間にセンス線（S1）及びワード線（W1）に直交するように配線することを特徴とする半導体ランダムアクセスメモリ装置。 - 特許庁

A semiconductor memory device 1 includes a memory cell array H40 having a plurality of memory cells, an SR timer circuit H80 deciding a period of self-refresh of the memory cells, a refresh counter H20 generating an internal address signal being an object of self-refresh, and a circuit outputting a pulse activation signal for executing continuous refresh operation in one period of self-refresh.例文帳に追加

本発明の一態様に係る半導体記憶装置１は、複数のメモリセルを有するメモリセルアレイＨ４０と、メモリセルのセルフリフレッシュの周期を決定するＳＲタイマー回路Ｈ８０と、セルフリフレッシュの対象となるメモリセルの内部アドレス信号を生成するリフレッシュカウンタＨ２０と、セルフリフレッシュの１周期間に、連続してリフレッシュ動作を実行するためのパルス活性信号を出力する回路とを備えるものである。 - 特許庁

The nonvolatile semiconductor storage device includes a memory cell array having a plurality of blocks respectively including a plurality of memory cells to store normal data in normal blocks among the plurality of blocks and store a time code set in each of the normal blocks and for including time data corresponding to a time when the last write operation of the normal block is executed in time code blocks among the plurality of blocks.例文帳に追加

不揮発性半導体記憶装置は、複数のメモリセルをそれぞれ含む複数のブロックを有し、前記複数のブロックのうちの通常ブロックに、通常のデータが記憶され、前記複数のブロックのうちのタイムコードブロックに、前記通常ブロック毎に設定され且つ前記通常ブロックの最後の書き込み動作を実行した時間に対応する時間データを含むタイムコードが記憶されたメモリセルアレイを備える。 - 特許庁

The liquid crystal display device includes a light source, a first polarizer, a first transparent film, a liquid crystal cell having a pair of transparent substrates and a polymeric stabilized blue phase liquid crystal disposed therebetween, a second transparent film, and a second polarizer, disposed in this order, and is characterized in that one of the pair of transparent substrates is an array substrate and that no color filter layer is disposed on the other transparent substrate.例文帳に追加

光源、第１の偏光子、第１の透明フィルム、一対の透明基板とその間に配置される高分子安定化ブルー相液晶とを有する液晶セル、第２の透明フィルム、及び第２の偏光子がこの順に配置され、一対の透明基板のいずれか一方が、アレイ基板であり、且つ他方の透明基板にカラーフィルタ層が配置されていないことを特徴とする液晶表示装置である。 - 特許庁

The integrated circuit memory includes a circuit for individually activating word lines in a first one memory cell per bit operation mode, simultaneously activating at least two word lines in a second operation mode where two or more memory cells are dedicated to each data bit, and providing a word line sequence when first converting stored data in the array of memory cells from the first operation mode to the second operation mode.例文帳に追加

集積回路メモリは回路を含み、回路は、１ビットごとに１メモリセルの第１の動作モードにおいてワード線を個別に活性化し、各データビット専用に２個以上のメモリセルが与えられる第２の動作モードにおいて少なくとも２つのワード線を同時に活性化し、メモリセルのアレイに記憶されたデータを第１の動作モードから第２の動作モードへ最初に切替えるときにワード線シーケンスを与える。 - 特許庁

The NAND flash memory device includes: a cell array including a plurality of pages; a page buffer storing program data of the plurality of pages; a data storage circuit providing program verification data to the page buffer; and a control unit programming the plurality of pages without program verification operation and performing a program verification operation on the plurality of pages by using the program verification data.例文帳に追加

本発明によるＮＡＮＤフラッシュメモリ装置は、複数のページを有するセルアレイと、前記複数のページのプログラムデータを格納するページバッファと、プログラム検証データを前記ページバッファに提供するためのデータ格納回路と、プログラム検証動作なしに前記複数のページをプログラムし、前記プログラム検証データを用いて前記複数のページに対するプログラム検証動作を行うための制御ユニッと、を含む。 - 特許庁

Concerning the semiconductor integrated circuit having a memory cell array 1, plural word lines 2, plural bit lines 8, a selector circuit 3 and plural sense amplifiers 4, this circuit is provided with plural sense amplifier enable signal lines 5 respectively individually connected to the plural sense amplifiers and a sense amplifier activate signal generating circuit 6 for independently outputting a sense-amplifier-enable signal at arbitrary timing.例文帳に追加

メモリセルアレイ１と、複数のワード線２と、複数のビット線８と、セレクタ回路３と、複数のセンスアンプ４とを有する半導体集積回路において、複数のセンスアンプのそれぞれに個別に接続される複数のセンスアンプイネーブル信号線５と、複数のセンスアンプイネーブル信号線５に接続されて、独立的に任意のタイミングでセンスアンプイネーブル信号を出力するセンスアンプ活性化信号発生回路６とを備える。 - 特許庁

A controller processor 14 of a data processing device 1 counts the throughput of a cell array in a cooperative state depending on image processing set in advance, and when the counted throughput reaches a specified value, rewrites configuration registers 35 of cells 30 as skipping sets of configuration data that would otherwise be written next to the registers, to skip the execution of unnecessary image processing.例文帳に追加

データ処理装置１のコントローラプロセッサ１４は、予め自身に設定されてある画像処理に応じた連携状態のセルアレイの処理量をカウントし、カウントした処理量が規定値に至ると、その次にセル３０のコンフィギュレーションレジスタ３５に書き込むはずであったコンフィギュレーションデータのセットを飛ばして同レジスタの書き換えを行うことにより、不要となった画像処理の実行をスキップさせるようにした。 - 特許庁

To provide a field programmable gate array (FPGA) capable of analyzing whether an instable state caused by a different timing in synthesis and mapping depends on a design error or mapping when evaluating an FPGA that does not comprise a spare cell for circuit correction.例文帳に追加

本発明はそれぞれ設定データにより内部機能が決まる複数のセル・ロジック・アレイ・ブロック（ＣＬＡＢ）が各ＣＬＡＢ間の信号の接続を切り替えるスイッチにより接続されたフィールド・プログラマブル・ゲート・アレイに関し，フィールド・プログラマブル・ゲート・アレイについて評価を行う時に，合成及びマッピングの度にタイミングが異なることによる不安定な状態が設計ミスなのかマッピングによるものかを解析することができることを目的とする。 - 特許庁