「cell array」に関連した英語例文の一覧と使い方(49ページ目) - Weblio英語例文検索

This liquid crystal display panel includes a partition wall connecting one point and another point of a sealant fixing an array substrate in a line form and a color filter substrate, while holding a cell gap between both the substrates, and is divided into a plurality of cells by the partition walls.例文帳に追加

本発明の液晶表示パネルは、アレイ基板及びカラーフィルター基板を固着するシール剤の一点と他の一点を、該両基板間のセルギャップを保って直線状に結ぶ隔壁を含む液晶表示パネルであって、該隔壁によって複数のセルに分割されている。 - 特許庁

When a CPU outputs a test mode signal to a flash memory 15 and reads out data, only an source of a memory cell transistor 16 belonging to a word column selected by a row decoder 17 is connected to ground by a switch array 21, the other sources are connected to a power source VDR.例文帳に追加

ＣＰＵが、フラッシュメモリ１５に対して検査モード信号を出力しデータの読出しを行う場合に、行デコーダ１７で選択されたワード列に属するメモリセルトランジスタ１６のソースだけをスイッチアレイ２１によってグランドに接続し、その他のソースを電源ＶDRに接続する。 - 特許庁

Operation information setting various operation conditions of a nonvolatile storage device is stored in a memory cell array, operation information is stored in a first memory region and is read out by internal access control, a second memory region is access-controlled from the outside in parallel to internal access control.例文帳に追加

不揮発性記憶装置の各種の動作条件を設定する動作情報がメモリセルアレイに格納されているところ、動作情報は第１メモリ領域に格納されて内部アクセス制御により読み出され、第２メモリ領域は、内部アクセス制御に並行して外部からアクセス制御される。 - 特許庁

To provide an installation system of a rack wall surface for a solar cell array that can be mounted alone, can prevent birds and small animals from entering by covering a gap around a module using a systematized cover, and can improve an appearance form, when mounting the module to a wall surface.例文帳に追加

壁面にモジュールを取り付ける際に、一人でも取付けることが可能で、しかも、システム化されたカバーによってモジュール周囲の隙間を覆って鳥や小動物の侵入を防止すると共に、外観の体裁も良好にすることができる太陽電池アレイ用架台壁面設置システムを提供する。 - 特許庁

A control circuit 391 controls peripheral circuits such as a column decoder 290 so that input/output of data for testing specific operation of a plurality of memory cells included in a memory cell array 320 is performed when receiving a L level test mode signal TM and a H level test mode signal TM.例文帳に追加

制御回路３９１は、Ｌレベルのテストモード信号ＴＭおよびＨレベルのテストモード信号ＴＭを受けると、メモリセルアレイ３２０に含まれる複数のメモリセルに特殊動作をテストするためのデータの入出力を行なうようにコラムデコーダ２９０等の周辺回路を制御する。 - 特許庁

A control circuit 6 controls the read operations so that one of data and threshold information having been completely read is output from the data latch DLX, and the other one being read is read from the memory cell array and stored into the data latches DL0-DL2.例文帳に追加

制御回路６は、データとしきい値電圧情報とのうち先に読み出し動作が終了した一方をデータラッチＤＬＸから出力するとともに、読み出し動作が終了していない他方をメモリセルアレイから読み出してデータラッチＤＬ０〜ＤＬ２に保持するよう読み出し動作を制御する。 - 特許庁

To provide a semiconductor device which configures a DLL circuit having a few jitter, also prevents an absolute reference potential in an initial-stage circuit of a clock input or a core of a memory cell array or the like, and materializes a stable operation in a high-speed clock signal, too.例文帳に追加

ジッタの少ないＤＬＬ回路を構成すると共に、クロック入力の初段回路やメモリセルアレイ等のコア部分における絶対的なリファレンス電位が変動してしまうことを防ぎ、高速なクロック信号でも安定した動作を実現する半導体装置を提供する。 - 特許庁

In the lens array 40, a plurality of pyramid-like recessed parts 48 accommodating the liquid droplets 52 are two-dimensionally formed inside the sealed cell 50, in which conductive first liquid 51 and insulating second liquid (liquid droplets) 52 are charged without mixing.例文帳に追加

本発明に係るレンズアレイ４０は、導電性の第１の液体５１と絶縁性の第２の液体（液滴）５２が互いに混和することなく充填された密閉性のセル５０の内部に、液滴５２を収容する角錐状の凹部４８が二次元的に複数形成されている。 - 特許庁

In a memory cell region RM, a magnetoresistive element 18 in a semiconductor magnetic storage apparatus is formed in an array shape in a mode that the magnetoresistive element is arranged at a part where a digit line 3 extending in one direction intersects a bit line 32 extending in the direction substantially orthogonal to the digit line 3.例文帳に追加

メモリセル領域ＲＭでは、半導体磁気記憶装置における磁気抵抗素子１８は、一方向に延在するディジット線３と、これと略直交する方向に延在するビット線３２とが交差する部分に配置される態様で、アレイ状に形成されている。 - 特許庁

The nonvolatile storage device includes a memory cell array including a plurality of electrically rewritable and erasable nonvolatile memory cells M11 to M44, and an erase control circuit ERCN controlling an erase operation for the memory cells to be erased from among the plurality of nonvolatile memory cells.例文帳に追加

不揮発性記憶装置は、電気的に書き換え及び消去可能な複数の不揮発性メモリーセルＭ１１〜Ｍ４４を有するメモリーセルアレイと、複数の不揮発性メモリーセルのうちの消去対象メモリーセルに対する消去動作の制御を行う消去制御回路ＥＲＣＮとを含む。 - 特許庁

This chimera monoclonal antibody (a) is produced with a cell line selected by glucosylation property of the Fc fragment of an antibody, or (b) has a glycan structure of Fcγ modified ex vivo, and/or (c) has a primary array modified to enhance the reactivity with Fc receptor.例文帳に追加

抗体のFc断片のグリコシル化の性質によって選択された細胞株で生産される、またはb)Fcγのグリカン構造が、エクスビボで修飾されている、および/またはc)Fc受容体との反応性を上昇させるように、一次配列が修飾されているキメラモノクローナル抗体。 - 特許庁

The refresh control circuit 12 generates a refresh address 34 for executing refresh of the memory cell array 13 until the refresh address 34 coincides with the most significant row address 44 every timing for supplying the refresh request signal 33 generated by the memory controller 11.例文帳に追加

リフレッシュ制御回路１２は、メモリコントローラ１１で生成されたリフレッシュ要求信号３３が供給されるタイミング毎に、メモリセルアレイ１３のリフレッシュを実施するためのリフレッシュアドレス３４が最上位ロウアドレス４４と一致するまで当該リフレッシュアドレス３４を生成する。 - 特許庁

The sense amplifier circuit 30 senses the data DS stored in the memory cell array 10 by using reference levels REF1 and REF2, and outputs the read data DR1, DR2 corresponding to the reference levels REF1 and REF2 for the stored data DS.例文帳に追加

センスアンプ回路３０は、メモリセルアレイ１０に格納されている格納データＤＳを複数のリファレンスレベルＲＥＦ１，ＲＥＦ２を用いてセンスし、その格納データＤＳに関して複数のリファレンスレベルＲＥＦ１，ＲＥＦ２のそれぞれに対応する複数のリードデータＤＲ１，ＤＲ２を出力する。 - 特許庁

The logic circuit is formed of standard cells constituting the standard cell region SC, and the switching transistor of an MTCMOS which controls the power supply and leak route interruption of an adjacent logic circuit is formed of the basic cells of gate arrays constituting each gate array region GA.例文帳に追加

スタンダードセル領域ＳＣを構成するスタンダードセルにより論理回路が形成され、各ゲートアレイ領域ＧＡを構成するゲートアレイのベーシックセルにより、近接する論理回路部の電源供給とリーク経路遮断を制御するＭＴＣＭＯＳのスイッチトランジスタが形成されている。 - 特許庁

Each memory cell array 11a has 256 word lines, and the select circuit 15 receives a 10-bit internal address signal and an external address signal and selects and outputs either of the internal and external address signals according to a 1st refresh control signal REF1.例文帳に追加

各メモリセルアレイ１１ａは２５６本のワード線を有し、セレクト回路１５は、それぞれ１０ビットの内部アドレス信号及び外部アドレス信号を受け、第１のリフレッシュ制御信号ＲＥＦ１に基づいて内部アドレス信号又は外部アドレス信号のいずれかを選択して出力する。 - 特許庁

A nonvolatile semiconductor memory device is provided with a memory cell array including memory cells in which information is programmed by destroying an insulating film by electric stress and a power supply circuit supplying program voltage having a negative temperature coefficient becoming electric stress to the memory cells.例文帳に追加

不揮発性半導体記憶装置は、電気的ストレスによって絶縁膜を破壊することで情報がプログラムされるメモリセルからなるメモリセルアレイと、電気的ストレスとなる負の温度係数を持つプログラム電圧を前記メモリセルに供給する電源回路とを備えることを特徴とする。 - 特許庁

Supply of word line voltage being boosting voltage being higher than external power source voltage, memory array substrate voltage being negative voltage supplied to a semiconductor substrate, and bit line pre-charge voltage used for reproducing data held in a memory cell are stopped for the prescribed period.例文帳に追加

リフレッシュ動作の終了毎に、外部電源電圧よりも高い昇圧電圧であるワード線電圧、半導体基板に供給する負電圧であるメモリアレイ基板電圧、及びメモリセルに保持されたデータを再生するために用いられるビット線プリチャージ電圧の供給を所定の期間だけ停止する。 - 特許庁

The electrical connection structure of the unit having at least one solar cell array 1 and having a plurality of blankets mutually coupled via a hinge structure of a piano hinge type, is used for electrical connection between the conductive back sides of the blankets 2.例文帳に追加

本発明は、ピアノヒンジ型のヒンジ構造を介して相互に連結された複数のブランケットから成る、少なくとも１つの太陽電池アレイ１を有する太陽電池発電ユニットの電気的接続構造において、ブランケット２の導電性背面同士を電気的に接続するために用いられるものである。 - 特許庁

When either of a pair of dummy word lines DWL0, DWL1 arranged in a memory cell array is selected, minute potential difference is generated between bit lines BLZ and BLX by capacitive coupling between the dummy word lines DWL0, DWL1 and the bit lines BLZ, BLX.例文帳に追加

メモリセルアレイ内に配設されている一対のダミーワード線ＤＷＬ０，ＤＷＬ１のいずれかを選択すると、ダミーワード線ＤＷＬ０，ＤＷＬ１とビット線ＢＬＺ，ＢＬＸとの間の容量結合によりビット線ＢＬＺ，ＢＬＸ間に微少電位差が生成される。 - 特許庁

The flash memory device has an interface circuit which sequentially receives an instruction and an address in synchronization with an external system clock after predetermined, first latency from a point when a chip enable signal is activated, in reading operation, programmed operation and erasing operation of a flash memory cell array.例文帳に追加

フラッシュメモリセルアレイ、読み取り動作、プログラム動作及び消去動作時に、チップイネーブル信号が活性化される時点から所定の第１レイテンシ後に、外部システムクロックに同期して命令とアドレスとを順次に受信するインターフェース回路を備えることを特徴とするフラッシュメモリ装置。 - 特許庁

To reduce power consumption of a semiconductor storage device formed by hierarchizing an isolation signal generation circuit which adopts a shared sense amplifier system into a main isolation signal generation circuit and a sub isolation signal generation circuit and devises electric disconnection between a cell array and a sense amplifier.例文帳に追加

シェアドセンスアンプ方式を採用し、セルアレイとセンスアンプとの電気的切断を図るアイソレーション回路を制御するアイソレーション信号発生回路をメインアイソレーション信号発生回路とサブアイソレーション信号発生回路とに階層化してなる半導体記憶装置に関し、消費電力の低減化を図る。 - 特許庁

To provide a manufacturing method of a non-volatile memory device capable of effectively embodying an NOR flash cell array composed using a 2-beat sidewall floating gate element having self-convergence characteristics, where a threshold voltage converges to a fixed value in erasing.例文帳に追加

本発明はイレイズの時しきい電圧が決まった値打ちに収斂する特性を枝は自体に収斂する２ビートサイドワル・フローティングゲート素子を使って構成したＮＯＲフラッシュセルアレイを効果的に具現することができる不揮発性メモリー素子の製造方法に関するのである。 - 特許庁

To solve the problem that the light reception area of a solar battery to be measured is limited to the minimum area at a laboratory level, and hence a cell, a module, or an array having an area exceeding 400 cm2 cannot be measured in the multi-source method that is suited for the measurement of the photoelectric conversion characteristics of a lamination-type solar battery.例文帳に追加

積層型の太陽電池の光電変換特性の測定に適したマルチソース法は、測定対象の太陽電池の受光面積が研究室レベルの極小面積に限られ、400cm^2を超えるような面積をもつセル、モジュールまたはアレイを測定することは困難である。 - 特許庁

With this configuration, the line width of the power source can be sufficiently obtained while suppressing a power source wiring region to be small, and the power source lines 100, 102 can be connected from the power source trunk line irrespective of a space on the cell array, and thus, an LSI can be made to have a small area and high speed.例文帳に追加

これにより、電源配線領域を小さく抑えつつ電源線幅を十分に得ることができ、かつ電源幹線から基板電位供給電源線１００，１０２へセル列上の場所によらず接続できるため、ＬＳＩを小面積化、高速化できる。 - 特許庁

A liquid crystal cell array 250 is held while end faces 252a, 253a of a TFT mother substrate 252 and a counter mother substrate 253, respectively, where liquid crystal injection ports 200 are open are directed downward, and a sealing agent 330 is applied on each end face 252a, 253a directing downward and cured.例文帳に追加

液晶注入口２００が開口する側のＴＦＴマザー基板２５２及び対向マザー基板２５３の各端面２５２ａ，２５３ａを下方向に指向させた状態で液晶セルアレイ２５０を保持し、下方向に指向する各端面２５２ａ，２５３ａに封止剤３３０を塗布して硬化させる。 - 特許庁

This device is constituted so that input/output of data is performed in two directions of two side parts 113, 114 being adjacent and orthogonal each other of a square memory cell array in which memory cells are arranged in a matrix state at intersection positions of word lines and bit lines arranged in a lattice state and intersecting orthogonally each other.例文帳に追加

格子状に配列された互いに直交するワード線およびビット線の交差位置にメモリセルがマトリクス状に配置されている方形のメモリセルアレイの、互いに隣接して垂直な２つの縁（辺）部１１３，１１４の２方向にデータの入出力を行うように構成する。 - 特許庁

The common line control means 22 applies a voltage at reading a data, to the common line, which is higher than the gate application voltage of a selection memory transistor and lower than a threshold voltage Vth (W) in its writing state, so that a bypass transistor in a non- selection cell in a selection NAND array is conductive.例文帳に追加

共通線制御手段２２は、データ読み出し時に選択メモリトランジスタのゲート印加電圧より高く、その書き込み状態のしきい値電圧Ｖth(W) より低い電圧を共通線に印加して、選択ＮＡＮＤ列の非選択セル内のバイパストランジスタを導通にする。 - 特許庁

When the node A is at an H-level, it is in a second recording state, erase pulses are applied to the transistor 34, a threshold voltage is made low, the reference voltage Vrefsa is set at a first reference voltage Vrefsa 1, and, in addition, the erasing operation of a memory cell array is performed.例文帳に追加

そして、第２の記録状態に遷移する時は、第２の基準電圧を利用することにより、第１の記録状態にあった全てのセルトランジスタが、第２の基準電圧より低い閾値電圧となり、実質的に第２の基準電圧に対して消去動作が行われたことになる。 - 特許庁

An output side of a drain voltage generating circuit 40 is connected to one end of a drain power source line 12 of each memory cell array 10_i through a resistor 62 to apply the drain voltage MCD to this power source line, and further, a potential MCDS of other end of this drain power source line 12 is monitored by a charging circuit 50.例文帳に追加

ドレイン電圧発生回路４０の出力側を抵抗６２を介して各メモリセルアレイ１０_ｉのドレイン電源線１２の一端に接続してドレイン電圧ＭＣＤを与え、更にこのドレイン電源線１２の他端の電位ＭＣＤＳを充電回路５０で監視する。 - 特許庁

A write dummy bit is constituted of a first dummy line and a second dummy line corresponding to complementary bit lines of a memory array and a plurality of first dummy cells which are formed in the same form as a static type memory cell and a write current path is connected between the first dummy line and the second dummy line.例文帳に追加

メモリアレイの相補ビット線に対応した第１ダミー線と第２ダミー線と、スタティック型メモリセルと同じ形態で形成され、書き込み電流経路が上記第１ダミー線と第２ダミー線との間に接続された複数の第１ダミーセルとで書き込みダミービットを構成する。 - 特許庁

A data output circuit 7 holds a plurality of data 1N to 4N read from a memory cell array by a data reading circuit 5, and the plurality of data 1N to 4N held according to the data output pulses DP1 to DP4 are sequentially selected and outputted as the output data 1D to 4D.例文帳に追加

データ出力回路７は、データ読み出し回路５がメモリセルアレイ４から読み出した複数のデータ１Ｎ〜４Ｎを保持し、データ出力パルスＤＰ１〜ＤＰ４に応じて保持した複数のデータ１Ｎ〜４Ｎを順次選択して出力データ１Ｄ〜４Ｄとして出力する。 - 特許庁

The memory is provided with bit lines BL0 to BL7, word lines WL0 to WL7 which are arranged to cross the bit lines BL0 to BL7 and a memory cell array 1 which is connected between the bit lines BL0 to BL7 and the word lines WL0 to WL7 and includes memory cells that hold data "1" or data "0".例文帳に追加

このメモリは、ビット線ＢＬ０〜ＢＬ７と、ビット線ＢＬ０〜ＢＬ７と交差するように配置されたワード線ＷＬ０〜ＷＬ７と、ビット線ＢＬ０〜ＢＬ７とワード線ＷＬ０〜ＷＬ７との間に接続され、データ「１」またはデータ「０」を保持するメモリセルとを含むメモリセルアレイ１を備えている。 - 特許庁

This semiconductor memory device is constructed in such a manner that a memory cell array formed by arraying a plurality of memory cells is divided into a plurality of groups 1a and 1b along at least one of a bit line direction and a word line direction, and individual source lines SL (a) and SL (b) are commonly connected for each group.例文帳に追加

半導体記憶装置において、複数のメモリセルを配列して成るメモリセルアレイは、ビットライン方向、またはワードライン方向の少なくとも一方に沿って複数のグループ１ａ、１ｂに分割されており、各グループ毎に個別のソースラインＳＬ（ａ）、ＳＬ（ｂ）が共通接続されている。 - 特許庁

The Pockels cell is used to correct polarization of the radiation beam, and the array of individually controllable reflective elements is used to give a pupil plane distribution to the radiation beam, and a patterning device is used to give a pattern to the radiation beam, and a projection system is used to project the radiation beam having had the pattern given thereto, to the substrate.例文帳に追加

ポッケルスセルを使用して放射ビームの偏光を修正し、個別的に制御可能な素子のアレイを使用して放射ビームに瞳面分布を与え、パターニングデバイスを使用して放射ビームにパターンを付与し、投影系を使用して、パターンが付与された放射ビームを基板に投影する。 - 特許庁

A non-volatile memory 10 is constituted of plural flip-flop connected to each other end of each bit line other than a first register 11 consisting of plural flip-flop connected to each one end of each bit line 2 of a memory cell array 1, and is provided with a second register 12 for testing the discontinuity of each bit line 2.例文帳に追加

不揮発性メモリ１０は、メモリセル・アレイ１の各ビット線２の各一端と接続される複数のフリップ・フロップからなる第１レジスタ１１の他に、各ビット線２の各他端と接続される複数のフリップ・フロップからなり、各ビット線２の断線検査用の第２レジスタ１２を備えている。 - 特許庁

The device (100) generates a reference signal which can be used for deciding a resistance state of each memory cell in an array independently of fluctuation of a resistance value caused by the other factors such as errors in manufacturing, temperature gradient, electromagnetic interference, and secular change.例文帳に追加

該デバイス(100)は、製造誤差やアレイ全体にわたる温度勾配、電磁干渉、及び経時変化といった他の因子に起因する抵抗値の変動にもかかわらず、アレイ中の各メモリセルの抵抗状態を決定するために使用することが可能な基準信号を生成する。 - 特許庁

To provide a semiconductor memory device in which a chip size is reduced by making a bit line fine or in which a sense amplifier and a memory cell array with an enhanced operating speed, by lowering a threshold voltage can be operated satisfactorily at a voltage which is lower than an external power-supply voltage.例文帳に追加

ビット線の細線化によってチップサイズが縮小され、或いは、しきい値電圧の低下によって作動速度が向上したセンスアンプやメモリセルアレイを、外部電源電圧よりも低い電圧で良好に作動させることができる半導体記憶装置を提供する。 - 特許庁

The semiconductor memory device is provided with a memory cell array 123 including a plurality of memory cells, an AL setting register 132 specifying timing from supply of an operation start command to supply of a column command, and timing adjusting circuits 124, 125 delaying a column address in accordance with a setting value of the AL setting register 123.例文帳に追加

複数のメモリセルを含むメモリセルアレイ１２３と、動作開始コマンドの投入からカラムコマンドの投入までのタイミングを指定するＡＬ設定レジスタ１３２と、ＡＬ設定レジスタ１２３の設定値に応じて列アドレスを遅延させるタイミング調整回路１２４，１２５とを備える。 - 特許庁

Although the SRAM 110 is generally provided with a multi-memory cell composed to a matrix of the column and row having a plurality of corresponding word lines and bit lines, the SRAM array 110 shows only a single row having 1st, 2nd and 3rd columns 112, 114 and 116 in a figure for the purpose of simplifying the description.例文帳に追加

一般に、SRAM110は、対応する多数のワードライン及びビットラインを有するカラムとローのマトリックスに編成されたマルチメモリセルを有するが、図１では、説明を簡単にするために、SRAMのアレー110は、第１、第２及び第３のカラム112、114、116を有する単一のローのみを示している。 - 特許庁

A path setting circuit (122) changing over a data transfer path according to the effective transfer data bit width is provided between a data bus (96) and an orthogonal memory cell array (110), and a writing area is set by read/write circuits (113a-113d) according to the bit width of the data transferred through the bus.例文帳に追加

データバス（９６）を直交メモリセルアレイ（１１０）の間に、有効転送データビット幅に応じてデータ転送経路を切換える経路設定回路（１２２）を設け、バスを転送されるデータのビット幅に応じて書込領域をリード／ライト回路（１１３ａ−１１３ｄ）により設定する。 - 特許庁

At the time of a test, a program data set circuit 15 can write a test pattern to the memory cell array 14 without passing through the shift register 12 by outputting set signals SA0, SA1 making forcedly the data latch circuit 13 a set state to the data latch circuit 13, and a transfer time of a test pattern can be omitted.例文帳に追加

テスト時に、プログラムデータセット回路１５は、データラッチ回路１３を強制的にセット状態にするセット信号ＳＡ０,ＳＡ１をデータラッチ回路１３に出力することによって、シフトレジスタ１２を介さずにテストパターンをメモリセルアレイ１４に書き込みでき、テストパターンの転送時間を省ける。 - 特許庁

In the case of erasing, the step of adapting comprises a step for determining the erasure conditions of an erasing pulse of a memory cell array, used to erase a bit erased at low speed and a step for setting initial erasure conditions to conditions in the general vicinity of erasure conditions of a bit erased at low speed.例文帳に追加

消去の場合、メモリアレイの低速に消去するビットを消去するために使用される消去パルスの消去条件を決定するステップと、メモリアレイの初期消去条件を、低速に消去するビットの消去条件に概して近接した条件に設定するステップとを含む。 - 特許庁

A gate array cell and a clamp diode Dn are formed in a logical section, and the n^+ semiconductor area 13nd of the clamp diode Dn and all or a part of a gate electrode 10B of a n-channel MISFET in the logical section are connected by using a conductive film BLD on the same layer as a bit line BL.例文帳に追加

論理部にゲートアレイセルとクランプダイオードＤｎとを形成し、クランプダイオードＤｎのｎ^+半導体領域１３ｎｄと論理部のｎチャネルＭＩＳＦＥＴのゲート電極１０Ｂの全てまたは一部とをビット線ＢＬと同一層の導体膜ＢＬＤにより接続する。 - 特許庁

An erase voltage Vers (-8 V) is applied to a dummy main bit line DMBL0 of a dummy cell array region 20 via an erase voltage supply transistor 2, and a negative voltage (-8 V) is applied to the drains of dummy cells DCELL0, DCELL0,... and sources of dummy cells DCELL1, DCELL1,... in the BLOCKn through the dummy sub-bit line DSBL.例文帳に追加

ダミーセルアレイ領域２０のダミーメインビット線ＤＭＢＬ０に消去電圧供給トランジスタ２を介して消去電圧Ｖｅｒｓ（−８Ｖ）を印加して、ダミーサブビット線ＤＳＢＬを通じてＢＬＯＣＫｎ内のダミーセルＤＣＥＬＬ０，ＤＣＥＬＬ０・・・のドレイン及びダミーセルＤＣＥＬＬ１，ＤＣＥＬＬ１・・・のソースに負電圧（−８Ｖ）を印加する。 - 特許庁

Even when a non-regular user scans the addresses of a memory cell array 12 in the case of trying to illegally read out data, it is difficult to reproduce correct data or a correct program from obtained data because the error data are mixed in the read data in each prescribed period.例文帳に追加

こうして、非正規ユーザが不正読み出しを試みるに際してメモリセルアレイ１２のアドレスをスキャンさせた場合に、上記読み出しデータ中に所定の周期で上記誤データを混在させることによって、得られたデータから正しいデータや正しいプログラムを再現することを困難にする。 - 特許庁