「cell array」に関連した英語例文の一覧と使い方(47ページ目) - Weblio英語例文検索

The crossbar circuit has an array of data input routes 12 and data output routes 50, and at each intersection, a crossbar cell 20 including a configuration storage circuit programmable to store a routing value, a transmission circuit, and an arbitration circuit is provided.例文帳に追加

クロスバー回路はデータ入力経路１２およびデータ出力経路５０のアレイを有し、各交差点にはルーティング値を記憶するようにプログラム可能な構成記憶回路と、伝送回路と、アービトレーション回路とを備えるクロスバーセル２０が提供される。 - 特許庁

In a data processor 1, a user area (block A) 19 where a user programs data and a firmware area (block) 20 where a program for controlling the writing/deleting/reading of the block A is stored are installed in the cell array area 9 of a flash memory 7.例文帳に追加

データ処理装置１は、フラッシュメモリ７のセルアレイ領域９内に、ユーザがデータをプログラムするユーザ領域（ブロックＡ）１９と、ブロックＡの書込み／消去／読出しを制御するためのプログラムが記憶されたファームウエア領域（ブロックＢ）とを設ける。 - 特許庁

A non-volatile semiconductor memory has memory cells 100 having first and second MONOS memory cells controlled by a word gate and a control gate, and a memory cell array region in which a plurality of memory cells are arranged in the direction of A and B.例文帳に追加

不揮発性半導体記憶装置は、ワードゲートと、コントロールゲートにより制御される第１，第２のＭＯＮＯＳメモリセルとを有するメモリセルを１００、第１及び第２の方向Ａ，Ｂにそれぞれ複数配列してなるメモリセルアレイ領域を有する。 - 特許庁

A non-volatile semiconductor memory has a memory cell array region in which a plurality of twin memory cells 100 having first and second MONOS memory cells 108A, 108B controlled by a word gate and a control gate are arranged respectively in the first direction A and the second direction B.例文帳に追加

不揮発性半導体記憶装置は、ワードゲートとコントロールゲートにより制御される第１，第２のＭＯＮＯＳメモリセル108A，108Bを有するツインメモリセル100を、第１，第２の方向Ａ，Ｂにそれぞれ複数配列してなるメモリセルアレイ領域を有する。 - 特許庁

Data read out en bloc from sub-arrays SBA0-SBA1 in a memory cell array 20 are compared by a data bus driving circuit 300, the data bus driving circuit 300 drives potentials of data buses DB, /DB with small amplitude in accordance with this compared result.例文帳に追加

メモリセルアレイ２０中のサブアレイＳＢＡ０〜ＳＢＡ１から一括して読み出されたデータは、データバス駆動回路３００により比較され、この比較結果に応じて、データバス駆動回路３００はデータバスＤＢ、／ＤＢの電位を小振幅で駆動する。 - 特許庁

When the number of erasure stored in the erasure counting circuit 107 exceeds a predetermined number of times, a memory control circuit 103 controls a temperature control circuit 105 to increase the temperature of the memory cell transistor array 101 by a temperature increasing mechanism.例文帳に追加

消去回数カウント回路１０７に記憶された消去回数が予め定めた回数に達すると、メモリ制御回路１０３は温度制御回路１０５を制御して、温度上昇機構によってメモリセルトランジスタアレイ１０１の温度を上昇させる。 - 特許庁

This method writes the same data in all or some of the memory cells in the memory cell array by applying the predetermined row voltage to the word lines WL0-3, and the predetermined column voltage to the bit lines BL0-3, respectively at the same time.例文帳に追加

複数のワード線ＷＬ０〜３に所定の行電圧を、複数のビット線ＢＬ０〜３に所定の列電圧を、夫々同時に印加することにより、メモリセルアレイ中の全てまたは一部の複数メモリセルに対して同じデータを同時に書き込む。 - 特許庁

The nonvolatile semiconductor storage device includes: a substrate 100; a control circuit layer 200a provided on the substrate 100; a support layer 300 provided on the control circuit layer 200a; and a memory cell array layer provided on the support layer 300.例文帳に追加

不揮発性半導体記憶装置は、基板１００と、基板１００上に設けられた制御回路層２００ａと、制御回路層２００ａの上部に設けられた支持層３００と、支持層３００の上部に設けられたメモリセルアレイ層とを備える。 - 特許庁

A voltage of 5V generated by a voltage supply circuit 101 and a voltage of -5 V, which is obtained by polarity inversion of the 5 V by a voltage-polarity inversion circuit 111, are supplied to the memory cell array 102 by a selective connection circuit 105.例文帳に追加

電圧供給回路１０１で生成した５Ｖの電圧と、この５Ｖの電圧の極性を電圧極性反転回路１１１反転してなる−５Ｖの電圧とを、選択接続回路１０５によってメモリセルアレイ１０２に供給する。 - 特許庁

The semiconductor memory device may include at least two shared memory areas commonly accessible by processors of the multiprocessor system through different ports and assigned with a predetermined memory capacity unit to a portion of a memory cell array.例文帳に追加

半導体メモリ装置において、少なくとも二つ以上の共有メモリ領域は、マルチプロセッサシステム内のプロセッサによりそれぞれ違うポートを通じて共有的にアクセスされ、メモリセルアレイの一部に予め設定されたメモリ容量単位に割当てられている。 - 特許庁

The write-amplifier 23 writes selectively and simultaneously write-in data held in the write-register 22 corresponding to the set write-release flag Wrk in a memory cell array 11 when interruption of the burst cycle is indicated by a control signal/CE.例文帳に追加

ライトアンプ２３は，制御信号／ＣＥによってバーストサイクルの中止が指示されたとき，セットされているライトリリースフラグＷＲｋに対応するライトレジスタ２２ｋに保持されている書込データを，選択的に，且つ，同時にメモリアレイ１１に書き込む。 - 特許庁

The light from the sample in the sample cell 10 including fluorescent light is condensed by lenses 12a, 12b, enters into a diffraction grating 16 through a slit 14, is dispersed by each wavelength, and focuses on a light receiving surface of an array-like photodetector 18.例文帳に追加

蛍光を含む試料セル１０中の試料からの光はレンズ１２ａ，１２ｂによって集光され、スリット１４を介して回折格子１６に入射し、波長ごとに分光されてアレイ状の光検出器１８の受光面上に結像する。 - 特許庁

To provide a semiconductor memory structure having a constitution of a memory cell array which can process many input/output data simultaneously in parallel and a redundant relieving circuit which can perform efficiently redundant relieving for the above.例文帳に追加

同時並列に多数の入出力データを取扱うことができるメモリセルアレイの構成と、これに対して効率的に冗長救済を行なうことのできる冗長救済回路とを併せ持つ半導体記憶装置の構成を提供する。 - 特許庁

Reference potential precharge of a memory cell array 1 is performed by selecting a bit line BL by turning on a reference potential control transistor SDT in which a gate is connected to the reference potential control line SDAL connected to a control circuit 3.例文帳に追加

メモリセルアレイ１の参照電位プリチャージは、制御回路３に接続される参照電位制御線ＳＤＡＬにゲートが接続される参照電位制御トランジスタＳＤＴのオンすることにより、ビットラインＢＬが選択され、実行される。 - 特許庁

To provide a magnetic tunnel junction type magnetic random access memory cell array that achieves both the thermal stabilization of the magnetization of a free layer and reduction in electric current required for changing the direction of magnetization, to improve operational performance.例文帳に追加

フリー層の磁化状態の熱的安定化と磁化方向を変化させるために要する電流の低電流化とを両立させることにより、動作性能を向上させることが可能な磁気トンネル接合型磁気ランダムアクセスメモリセルアレイを提供する。 - 特許庁

The reference potential precharge of a memory cell array 2 is performed by selecting the bit line BL by turning on a reference potential control transistor SDT in which a gate is connected to the reference potential control line SDBL connected to a control circuit 3.例文帳に追加

メモリセルアレイ２の参照電位プリチャージは、制御回路３に接続される参照電位制御線ＳＤＢＬにゲートが接続される参照電位制御トランジスタＳＤＴのオンすることにより、ビットラインＢＬが選択され、実行される。 - 特許庁

In the peripheral section of the MTJ memory cell array 10 in which formal MTJ memory cells MC for storing data are arranged in a queue, shape-dummied cells SDC which are designed to have the same dimension and structure as the memory cells MC have are further provided.例文帳に追加

データ記憶を実行する正規のＭＴＪメモリセルＭＣが行列状に配置されるＭＴＪメモリセルアレイ１０の周辺部において、ＭＴＪメモリセルの同様の寸法および構造で設計された形状ダミーセルＳＤＣがさらに設けられる。 - 特許庁

To provide the method of manufacturing a semiconductor device in which a source/drain diffusion layer having a straight line portion which is equal to or below the limit of the resolution of lithography used as a memory cell array region and a connection portion which connects the straight line portion can be formed easily.例文帳に追加

メモリセルアレイ領域となるリソグラフィの解像限界以下の直線部と、その直線部を接続する接続部とを有するソース・ドレイン拡散層を簡易に形成することが可能な半導体装置の製造方法を提供する。 - 特許庁

Each block of a memory cell array 51 is provided with nonvolatile normal/defective flag storing cells 62 in which a flag for discriminating whether a block is normal or not is recorded, and a normal/defective state discriminating circuit 63 discriminating a normal/defective state of a block based on the flag.例文帳に追加

メモリセルアレイ５１の各ブロックごとに、正常であるか否かを識別するためのフラグを記録した不揮発性の良／不良フラグ記憶セル６２と、上記フラグに基づきブロックの良否を判定する良／不良判定回路６３を設ける。 - 特許庁

This solar cell array is so mounted that a fit-in dedicated fixture having a flexible claw part is provided in a prescribed part of a bolt disposed in a building structure and a hook part formed and provided in a frame is fitted in the claw part of the fit-in dedicated fixture.例文帳に追加

あらかじめ、前記建築構造物に配設したボルトの所定箇所に、可僥性の爪部を有する嵌込み専用金具を設けておき、前期枠組に設けてなる篏合用の鉤部を、前記嵌め込み専用金具の爪部に嵌込んで取付ける。 - 特許庁

In a variable resistance memory, power source voltage and/or substrate bias of digit line drive circuits (3a, 3b), word line drive circuits (2a, 2b), and bit line drive circuits (4a, 4b) to a memory cell array (1) are varied in accordance with an operation mode.例文帳に追加

抵抗値可変型メモリにおいて、メモリセルアレイ（１）に対するデジット線駆動回路（３ａ，３ｂ）およびワード線駆動回路（２ａ，２ｂ）およびビット線駆動回路（４ａ，４ｂ）の電源電圧および／または基板バイアスを、動作モードに応じて変更する。 - 特許庁

In the memory device having a floating gate type memory cell array transistor, a boosting ratio of a boost voltage-generating circuit is set to be variable so that a value of a boost voltage for driving a word line at the read time is constant in accordance with a level of a source voltage.例文帳に追加

フローティングゲート型のメモリセルアレイトランジスタを有するメモリデバイスにおいて、電源電圧のレベルに応じて読み出し時のワード線駆動用の昇圧電圧値が一定になるように、昇圧電圧発生回路の昇圧比を可変設定する。 - 特許庁

Write-in data TD of a memory block is compared with read-out data RDB by a comparing circuit provided in a self-test circuit, discrimination of a normal/defective state of the memory cell array is performed by a discriminating circuit based on compared results SG0-SGN of the comparing circuit 13.例文帳に追加

自己テスト回路に設けた比較回路１３で、メモリブロックの書き込みデータＴＤと、読み出しデータＲＤＢとを比較し、比較回路１３の比較結果ＳＧ０〜ＳＧＮに基づいて当該メモリセルアレイの良否判定を判定回路で行う。 - 特許庁

The upper layer metal wirings (MLo, MLe) for pile driving are extended from the word line drive circuits to be arranged face to face to a connection area (10) at the center part of the memory cell array, and mutually and electrically connected to the gate wirings in the connection area.例文帳に追加

杭打用の上層の金属配線（ＭＬｏ，ＭＬｅ）は、対向配置されるワード線ドライブ回路からメモリセルアレイの中央部の接続領域（１０）まで延在させ、接続領域においてゲート配線に交互に電気的に接続する。 - 特許庁

The semiconductor integrated circuit evaluating method includes selecting a transistor to be evaluated in an evaluation cell array which has a threshold voltage Vth deviating from distribution of 5σ (σ: standard deviation) with respect to the normal distribution curve of threshold voltages Vth.例文帳に追加

本発明の半導体集積回路評価方法においては、評価セルアレイ中の被評価トランジスタの閾値Ｖｔｈの電圧が、閾値Ｖｔｈ電圧の正規分布曲線に対して、５σ（σは標準偏差）以内の分布から外れたものを選別する。 - 特許庁

A semiconductor memory device includes word lines WLj and bit lines BLi which are formed to cross each other, and a memory cell array including memory cells MC disposed at crossing sections of these lines and configured by connecting diodes DI and variable resistors VR in series.例文帳に追加

互いに交差するように形成されたワード線ＷＬｊ及びビット線ＢＬｉと、これら配線の各交差部に配置され、ダイオードＤＩと可変抵抗素子ＶＲとを直列接続してなるメモリセルＭＣを含むメモリセルアレイとを備える。 - 特許庁

A memory cell array comprises a plurality of pairs of bit lines BL1, ... and control lines CL1, ... formed parallel to a channel on a substrate.例文帳に追加

メモリセルアレイ部は、基板上においてチャネルと平行に形成された複数対のビット線ＢＬ１，・・・及び制御線ＣＬ１，・・・を有し、これらの各対のビット線ＢＬ１，・・・及び制御線ＣＬ１，・・・の間に、複数個の２トランジスタ構成のメモリセル１０，・・・がそれぞれ配置されている。 - 特許庁

This device comprises a memory cell array in which many memory cells are connected between many word lines and many bit lines respectively, the many switching means connected to each bit line, and capacitors connected between the many switching means and ground.例文帳に追加

多数のワードラインと多数のビットラインとの間に多数のメモリセルがそれぞれ接続されてなるメモリセルアレイと、前記各ビットラインに接続される多数のスイッチング手段と、前記多数のスイッチング手段と接地との間に接続されるキャパシタとからなる。 - 特許庁

This solar power generator has a solar cell array having a predetermined angle, with respect to a perpendicular axis and having a light-receiving surface provided downward, and a reflecting mirror for reflecting the sunlight and emitting the reflected light to the light-receiving surface.例文帳に追加

本発明の太陽光発電装置は、鉛直軸に対して所定の角度を有し、受光面が下向きに設置されている太陽電池アレイと、太陽光を反射し、反射光を前記受光面に対して出射する反射鏡とを有する。 - 特許庁

The ion implantation preventing film on the peripheral circuit region is removed, while leaving the ion implantation preventing film behind on the cell array area and a field oxidized film is formed in the element isolation region of the peripheral circuit region which is exposed from the ion implantation preventing film.例文帳に追加

セルアレイ領域にイオン打ち込み防止膜を残留させたまま周辺回路領域上のイオン打ち込み防止膜を除去し、イオン打ち込み防止膜から露出している周辺回路領域の素子分離領域にフィールド酸化膜を形成する。 - 特許庁

The fingerprint detector having a smooth sensor surface for contact with a fingerprint includes capacitive sensor plates defining an array of sensor cells below the sensor surface and tungsten ESD protection grid lines surrounding each sensor cell.例文帳に追加

指紋と接触するための滑らかなセンサー表面を具備する指紋検知器は、該センサー表面下側のセンサーセルからなるアレイを画定している容量性センサープレート、及び各センサーセルを取囲んでいるタングステンＥＳＤ保護グリッドラインを有している。 - 特許庁

This fingerprint detector having a smooth sensing surface brought into contact with a fingerprint has capacitive sensor plates defining an array of sensor cells below the sensing surface and tungsten ESD protection grid lines surrounding each sensor cell.例文帳に追加

指紋と接触する滑らかな検知表面を具備する指紋検知器が、該検知表面の下側にセンサーセルからなるアレイを画定する容量センサープレートを有しており、且つ各センサーセルを取囲むタングステンＥＳＤ保護グリッドラインを有している。 - 特許庁

Signal transmission delay in the read-word lines RWL is reduced by dividing and arranging read-word lines RWL for each region AR1, AR2 to which a memory cell array 10 is divided and formed in the direction of column, and data read-out operation speed can be increased.例文帳に追加

メモリアレイ１０を列方向に分割して形成される領域ＡＲ１，ＡＲ２ごとにリードワード線ＲＷＬを分割配置することによって、リードワード線ＲＷＬにおける信号伝搬遅延を低減して、データ読出動作を高速化できる。 - 特許庁

To provide a portable terminal device which can compensate the current consumption of a battery and prolong a continuous use time by receiving loss light from an end surface of a back light illumination unit and external light by a solar battery cell array and photoelectrically converting them.例文帳に追加

バックライト照明ユニットの端面からの損失光、および外部光を太陽電池セルアレイで受光し、光電変換することで、電池の電流消費を補い、連続使用時間を延長することのできる携帯端末機器を提供する。 - 特許庁

A data storage circuit is connected to the bit line, and when threshold voltage of 2^k pieces (k: natural number) are set to respective memory cells in the memory cell array, the data storage circuit has at least one static latch circuit storing write-in data and a plurality of dynamic latch circuits.例文帳に追加

データ記憶回路は、ビット線に接続され、メモリセルアレイ内の各メモリセルに２^ｋ個（ｋは自然数）の閾値電圧を設定する場合、書き込みデータを記憶する少なくとも１つのスタティックラッチ回路と、複数のダイナミックラッチ回路とを有している。 - 特許庁

A semiconductor memory 1 is provided with a NAND gate 2 for a DRAM, a clock generating circuit 3, an address buffer 4 a row decoder 5, a column decoder 6, an input buffer 10, an output buffer 11, and a memory cell array 8 for a SRAM.例文帳に追加

半導体メモリ１は、ＤＲＡＭ用のＮＡＮＤゲート２、クロック発生回路３、アドレスバッファ４、行デコーダ５、列デコーダ６、入力バッファ１０および出力バッファ１１と、ＳＲＡＭ用のメモリセルアレイ８および入出力制御回路９とを備える。 - 特許庁

The semiconductor random access memory having a complex shape is provided with a ROM device storing an all latent row data pattern to be input to a memory cell array during test procedure, a variable step address generator, a comparing device, and a control device.例文帳に追加

複雑な形状を持つ半導体ランダムアクセス・メモリが、試験手順の間に記憶セル・アレイに入力すべき悉くの潜在的な行データ・パターンを記憶するＲＯＭ装置、可変ステップ・アドレス発生器、比較装置及び制御装置を備えている。 - 特許庁

Thereby, a redundant cell array region 106 being not used at the time of a test can be used effectively, not only initial fault caused in a test but one part of accidental fault and abrasion fault caused in a user can be relieved.例文帳に追加

このことにより、検査時に使用されなかった冗長セルアレイ領域１０６を有効に活用でき、検査において発生する初期故障だけでなく、ユーザにおいて発生する偶発故障や磨耗故障の一部を救済することができる。 - 特許庁

A data signal appearing on one side of a pair of bit lines (e.g. bit lines BLNk, BLTk) in a memory cell array 110 and a reference signal appearing on the other side are differential-amplified by a sensing system circuit block 140, and data is read out.例文帳に追加

メモリセルアレイ１１０内の１対のビット線（例えばビット線ＢＬＮｋ，ＢＬＴｋ）の一方に現れるデータ信号と他方に現れる参照信号とがセンス系回路ブロック１４０により差動増幅され、データの読み出しが行われる。 - 特許庁

This device includes a memory array, a decoder circuit for asserting a decoding signal for selecting an access position in the memory cell array in response to an address signal supplied from the outside, and a circuit for setting the decoding signal of the decoder circuit in an asserted state irrespective of the value of the address signal in response to the assertion of a standby signal supplied from the outside.例文帳に追加

半導体記憶装置は、メモリセルアレイと、外部から供給されるアドレス信号に応答して、該メモリセルアレイ内のアクセス位置を選択するデコード信号をアサートするデコーダ回路と、外部から供給されるスタンバイ信号のアサートに応答して、該デコーダ回路の該デコード信号を該アドレス信号の値に関わらずにアサート状態にする回路を含むことを特徴とする。 - 特許庁

More specifically, the synchronous DRAM includes: a memory array containing at least first and second column blocks being divided by a column address; the first bit line sense amplifier being composed so that data outputted from the first column block of the memory cell array are sensed; and a second bit line sense amplifier being composed so that data outputted from the second column block are sensed.例文帳に追加

より具体的に、同期式ＤＲＡＭはカラムアドレスにより分けられる少なくとも第１カラムブロックと第２カラムブロックとを含むメモリセルアレイ、メモリセルアレイの第１カラムブロックから出力されるデータをセンシングするように構成された第１ビットラインセンスアンプ及びメモリセルアレイの第２カラムブロックから出力されるデータをセンシングするように構成される第２ビットラインセンスアンプを含む。 - 特許庁

To inhibit the color mixture due to an incident of light into an adjacent color cell and reduce a variation of color concentration of a line in a solid-state imaging device which has a plurality of light receiving portions located in matrix and a color filter and a micro lens array formed corresponding to the light receiving portions.例文帳に追加

行列状に配置された複数の受光部と、前記受光部に対応して形成されたカラーフィルタおよびマイクロレンズアレイとを具備する固体撮像装置において、隣接カラーセルへの光入射による混色を抑制し、ライン濃淡を低減する。 - 特許庁

Control logic parts 34 and 35 are created within a range indicated by a dashed line at both the outsides of the circuit cell array, thus reducing the length of each electrode wiring.例文帳に追加

ドライバ回路部７に対し給電すべき電源電圧Ｖ_H 〜Ｖ_5 の電源配線３６〜４０は内側領域の出力電極８_1 〜８_N の周りに１巡回した閉ループ接続であり、互いにクロスしないので配線インピーダンスの均一化による表示コントラストのむらを抑制できる。 - 特許庁

The memory controller 11 generates a refresh request signal corresponding to timing for executing refresh in such a manner that timing for executing refresh of the number of times corresponding to a most significant row address 44 of a use area of the memory cell array 13 is scattered within a predetermined refresh period.例文帳に追加

メモリコントローラ１１は、メモリセルアレイ１３の使用領域の最上位ロウアドレス４４に応じた回数のリフレッシュを実施するタイミングが所定のリフレッシュ期間内において分散するように、リフレッシュを実施するタイミングに応じたリフレッシュ要求信号を生成する。 - 特許庁

A memory cell array 1 in which memory cells 11 including an anti-fuse element are arranged is divided into two memory banks MB1, MB2, and write-in and read-out voltages VBP1, VBP2 supplied to the anti-fuse elements of respective memory banks are generated by two boosting circuit 2.例文帳に追加

アンチヒューズ素子を含むメモリセル１１が配置されたメモリセルアレイ１を２つのメモリバンクＭＢ１、ＭＢ２に分割し、２つの昇圧回路２により、それぞれのメモリバンクのアンチヒューズ素子へ供給する書き込みおよび読み出し電圧ＶＢＰ１、ＶＢＰ２を発生させる。 - 特許庁