「cell array」に関連した英語例文の一覧と使い方(44ページ目) - Weblio英語例文検索

A spacer column 52 for maintaining a cell gap is formed in an effective display area 60, and a spacer column 54 for a dummy is formed in an unnecessary area of the counter substrate 14 facing the packaging area 62 of the array substrate.例文帳に追加

有効表示領域６０にセルギャップ維持用スペーサ柱５２を形成し、アレイ基板の実装領域６２と対向する対向基板１４の不要領域にダミー用スペーサ柱５４を形成したものである。 - 特許庁

To provide an organic photoelectric conversion element having a high photoelectric conversion efficiency in which short circuit current density and fill factor are compatible, and to provide a solar cell using the organic photoelectric conversion element, and an optical sensor array.例文帳に追加

短絡電流密度と曲線因子の両立が可能な、光電変換効率の高い有機光電変換素子、この有機光電変換素子を用いた太陽電池及び光アレイセンサを提供することにある。 - 特許庁

The nonvolatile semiconductor memory system includes a memory chip 21 including a memory cell array formed by arraying electrically rewritable nonvolatile memory cells, and a memory controller 22 for controlling each operation in the nonvolatile memory.例文帳に追加

この不揮発性半導体記憶システムは、電気的に書き換え可能な不揮発性メモリセルを配列してなるメモリセルアレイを備えたメモリチップ２１と、不揮発性メモリでの各動作の制御を行うメモリコントローラ２２とを備えている。 - 特許庁

A first N well 11 is formed on the surface area of a cell array area substrate and a second N well 12 is formed on the third surface area of a peripheral circuit area substrate on a P type semiconductor substrate 10.例文帳に追加

Ｐ形半導体基板１０上に、第１Ｎウェル１１がセルアレー領域の基板の表面部分に形成され、第Ｎウェル１２が周辺回路領域の基板の第３表面部分に形成される。 - 特許庁

Plural global word lines are arranged through the memory cell array so as to correspond to the local word lines, respectively, and the local decoder circuit connects the local decoder circuit the local word lines with the global word lines in response to a control signal.例文帳に追加

複数のグロ−バルワ−ドラインがロ−カルワ−ドラインに各々対応するようにメモリセルアレイを通じて配列され、ロ−カルデコ−ダ回路は制御信号に応答してロ−カルワ−ドラインとグロ−バルワ−ドラインとを連結する。 - 特許庁

A low-voltage insulating film, i.e. a second oxide film 21 thinner than the first gate oxide film 17 is selectively formed on the second region and a part of the peripheral circuit region b of the cell array region a.例文帳に追加

セルアレイ領域ａの第２領域及び周辺回路領域ｂの一部分上に選択的に第１ゲート酸化膜１７より薄い低電圧ゲート絶縁膜、即ち第２ゲート酸化膜２１を形成する。 - 特許庁

To reduce influence of data loss due to latch up, and operations of parasitic bipolar components and snap back operations of MOSFETs being the phenomenon similar to them in a semiconductor integrated circuit device having a SRAM cell array.例文帳に追加

ＳＲＡＭセルアレイを有する半導体集積回路装置において、ラッチアップや、寄生バイポーラ素子の動作又はこれらと同様な現象であるＭＯＳＦＥＴのスナップバック動作によるデータ消失の影響を低減する。 - 特許庁

In cell array regions Ar1 and Ar2, the height of an upper surface 4a of a first element separation insulating film 41 is different from that of an upper surface 4b of a second element separation insulating film 42.例文帳に追加

各セルアレイ領域Ａｒ１、Ａｒ２内では、第１素子分離絶縁膜４１の上面４ａの高さと、第２素子分離絶縁膜４２の上面４ｂの高さとが互いに異なるようにして構成されている。 - 特許庁

Therefore, in an extended direction of bit line BL, arranging interval of memory cells MC in the memory cell array 110 to 116 can be narrowed, thereby providing a ferroelectric memory device with high density integration.例文帳に追加

従って、ビット線ＢＬの延在方向において、メモリセルアレイ１１０〜１１６におけるメモリセルＭＣの配置間隔を狭くすることができるので、集積度が高い強誘電体メモリ装置を提供することができる。 - 特許庁

An external sector address is inputted to a sector address conversion circuit 40 as shown in (A) and converted by the sector address conversion circuit 40 into a sector address as an internal address and a memory cell array is accessed through an address decoder circuit 41.例文帳に追加

（Ａ）に示すように、外部からのセクタアドレスをセクタアドレス変換回路４０に入力し、セクタアドレス変換回路４０で、内部アドレスのセクタアドレスに変換して、アドレスデコーダ回路４１を介して、メモリセルアレイにアクセスする。 - 特許庁

Source potential connection transistors 12 for supplying a source control potential from a source potential interconnect line 13 to a source node are arranged while being distributed in a memory cell array 1, and a source potential control circuit 5 is arranged in a row decoder block 2.例文帳に追加

ソース電位配線１３からソース制御電位をソースノードに供給するソース電位接続トランジスタ１２をメモリセルアレイ１内に分散配置し、ソース電位制御回路５はロウデコーダブロック２内に配置する。 - 特許庁

To provide a semiconductor integrated circuit device including a non-volatile memory with a well structure in consideration of the element alignment of memory cell array blocks and a driving voltage supply block, and to provide an electronic apparatus including the device.例文帳に追加

メモリセルアレイブロックと駆動電圧供給ブロックとでの素子配列を考慮したウェル構造を有する不揮発性メモリを有する半導体集積回路装置及びこれを含む電子機器を提供すること。 - 特許庁

To provide a formed article capable of producing a cell array composed of different kinds of cells on the same plane without using a complicated apparatus constitution while keeping the surviving condition of the cells.例文帳に追加

複雑な装置構成を取ることなく、細胞の生存条件を維持しながら、異種細胞からなる細胞アレイを同一平面上に作製することができる成型体およびその作製方法を提供すること。 - 特許庁

That is, at the application time of a power source, data to be stored in the registers 21, 23 are read out from an initial setting data region in a memory cell array 11, and are stored successively in each register 21, 23 via an I/O bus 15.例文帳に追加

すなわち、電源投入時に、メモリセルアレイ１１内の初期設定データ領域からレジスタ２１、２３に格納すべきデータが読み出され、１／Ｏバス１５を介して各レジスタ２１、２３に順次格納される。 - 特許庁

The nonvolatile memory comprises a memory cell array constituted of complete depletion type memory TFTs(thin film transistors), drive circuits of memory cells and another peripheral circuit, which are integrally formed on the same substrate.例文帳に追加

不揮発性メモリを完全空乏型のメモリＴＦＴ（薄膜トランジスタ）によって構成されるメモリセルアレイ、メモリセルの駆動回路および他の周辺回路によって構成し、これらを同一基板上に一体形成する。 - 特許庁

To provide an LSI for suppressing an increase in layout area caused by a word line keeper circuit added so as to reduce power consumption during stand-by by executing power supply separation between a memory cell array part and a peripheral circuit part.例文帳に追加

メモリセルアレイ部と周辺回路部との電源分離を実施して待機時の消費電力を削減するために付加するワード線キーパー回路によるレイアウト面積の増加を抑制することが可能なLSI を提供する。 - 特許庁

To reduce a layout area of a memory cell array without causing an increase in leakage current of a transistor, an increase in a value of resistance of an impurity diffusion region, or the like in a semiconductor integrated circuit incorporating a mask ROM.例文帳に追加

マスクＲＯＭを内蔵した半導体集積回路において、トランジスタのリーク電流の増加や不純物拡散領域の抵抗値の増加等を招くことなく、メモリセルアレイのレイアウト面積を削減する。 - 特許庁

On a P-type semiconductor substrate 10, a first N-well 11 is formed on a surface portion of the substrate in a cell array area, and a second N-well 12 is formed on a third surface portion of the substrate in a peripheral circuit area.例文帳に追加

Ｐ形半導体基板１０上に、第１Ｎウェル１１がセルアレー領域の基板の表面部分に形成され、第Ｎウェル１２が周辺回路領域の基板の第３表面部分に形成される。 - 特許庁

For example, at the time of erasure operation, erasure voltage from a boosting circuit is applied respectively to all word lines WL0-WL31 of a memory cell array, selecting gate lines SSL, GSL, and a (p) type well 12.例文帳に追加

たとえば、消去動作時には、メモリセルアレイの全ワード線ＷＬ０〜ＷＬ３１、選択ゲート線ＳＳＬ，ＧＳＬおよびｐ型ウェル１２に、それぞれ、昇圧回路からの消去電圧Ｖｅｒａを印加する。 - 特許庁

This semiconductor memory device is provided with a memory cell array constituted by arranging a plurality of memory cells 1, each of which includes an anti-fuse element 11 on which data can be written by destroying a gate insulation film by high voltage.例文帳に追加

この半導体記憶装置は、ゲート絶縁膜を高電圧で破壊することによりデータ書き込みが可能なアンチヒューズ素子１１を含むメモリセル１を複数個配置して構成されるメモリセルアレイを備えている。 - 特許庁

Light piping is lengthened by shading of memory array 33 and several characteristics of the image sensor, holding time of memory cell being lengthened under the effect of sub threshold current that increases according to light and photocharge in the substrate.例文帳に追加

メモリアレイ３３の遮光と画像センサの幾つかの特徴とにより、光パイピング、光により増加するサブスレショルド電流、及び基体における光電荷の影響をさせることにより、メモリセルの保持時間が長くなる。 - 特許庁

To improve the function of each of transistors in the cell array of a nonvolatile memory and in a high voltage circuit and the low voltage circuit of a peripheral circuit section, by reducing the number of manufacturing processes of a gate insulation film of the transistor in each region.例文帳に追加

不揮発性メモリのセルアレイと周辺回路部の高電圧系回路と低電圧系回路の各領域のトランジスタのゲート絶縁膜の製造工程数を削減し、各領域のトランジスタの機能を向上させる。 - 特許庁

This can increase the degree of integration of the semiconductor storage device, as compared with the case in which the driver circuit and the memory cell array are provided on the same plane of the substrate including the single-crystal semiconductor material.例文帳に追加

したがって、単結晶半導体材料を含む基板に駆動回路及びメモリセルアレイを同一平面に設ける場合と比較して、当該半導体記憶装置の集積度を高めることが可能となる。 - 特許庁

On an LSI chip, a connection end 13 for connecting wiring patterns on the gate array IC 11 side and on the macro cell 12 side is disposed automatically and wired based on the data which depend on different CAD grids.例文帳に追加

ＬＳＩチップ１上においてゲートアレイ集積回路１１側とマクロセル１２側の配線パターン相互の接続端部１３は、互いに異なるＣＡＤグリッドに依存したデータにより自動配置配線されている。 - 特許庁

To provide a data writing method that enables the write of the data pattern for function evaluation at high speed and shorten the evaluation time in a non-volatile semiconductor memory device having a cross point memory cell array.例文帳に追加

クロスポイント型のメモリセルアレイを有する不揮発性半導体記憶装置において、機能評価用のデータパターンの書き込みを高速化して評価時間の短縮化を可能とするデータ書き込み方法を提供する。 - 特許庁

To provide a semiconductor device and a data storage apparatus in which data can be transferred at high speed and with small current consumption when a large amount of data on a cell array is basically read or written serially.例文帳に追加

セルアレイ上の大量のデータを基本的に、シリアルに読み出し、若しくは書き込みを行うときに、高速かつ、少ない消費電流でデータの転送を行える半導体装置およびデータ記憶装置を提供する。 - 特許庁

A row of normal cell array block BLK1 to BLK 16 is selected by 13-bit row address RA1 to RA13 corresponding to respective refresh cycles of 8K cycle, and refresh operation of the selected row is carried out sequentially.例文帳に追加

ノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１６はそれぞれ８Ｋサイクルのリフレッシュ周期に対応する１３ビットのロウアドレスＲＡ１〜ＲＡ１３により行選択がなされ、選択された行のリフレッシュ動作が順次行われる。 - 特許庁

In a data register (10) latching data of a selected memory cell in a memory array (MAR, MAL), when defect of the latch circuit included in this data register exists, a means for performing defect relieving is provided.例文帳に追加

メモリアレイ（ＭＡＲ，ＭＡＬ）において選択メモリセルのデータをラッチするデータレジスタ（１０）において、このデータレジスタに含まれるラッチ回路の不良が存在する場合その不良救済を行なうための手段を設ける。 - 特許庁

If two or more coinciding addresses are stored in the first PROM cell array, the data read means selects and reads a data group with the highest priority from one corresponding data group or more.例文帳に追加

データ読み出し手段は、第１のＰＲＯＭセルアレイに一致するアドレスが２以上記憶されていた場合に、対応する１つ以上のデータ群の中から優先順位が最も高いデータ群を選択して読み出す。 - 特許庁

The register array boosts and outputs output signals of unit registers according to the voltage levels of a pumping voltage control signal, a cell plate pumping voltage control signal, and a write enable pumping voltage control signal.例文帳に追加

前記レジスタアレイはポンピング電圧制御信号と、セルプレートポンピング電圧制御信号及びライトイネーブルポンピング電圧制御信号の電圧レベルに従いそれぞれの単位レジスタの出力信号をブースティングして出力する。 - 特許庁

In a test mode, the timing adjustment part 40 adjusts the timing so that the read data read from the memory cell array 15 by the read command can be compared with expectation data input from the external terminal 10.例文帳に追加

タイミング調整部４０は、テストモードにおいて、リードコマンドによってメモリセルアレイ１５から読み出したリードデータと外部端子１０から入力される期待値データとを比較可能とするようにタイミング調整を行う。 - 特許庁

At the time of read-out, data of an address specified by a column address decoder 30 out of data outputted from an error corrector 6 is outputted to a data output buffer 2, simultaneously, data after correction is written in a memory cell array 5 again.例文帳に追加

データ読み出し時には、エラーコレクタ６から出力されるデータのうち、列アドレスデコーダ５０で指定されるアドレスのデータをデータアウトプットバッファ２へ出力し、同時に、訂正後のデータを再びメモリセルアレイ５へ書き込む。 - 特許庁

An electrically conducting interconnect element is deposited onto at least selected vertical pillar transistors and a non-volatile variable resistive memory cell is deposited onto the electrically conducting interconnect element to form a vertical transistor memory array.例文帳に追加

導電相互接続素子が、少なくとも選択された縦型ピラートランジスタ上に堆積されるとともに、不揮発性可変抵抗メモリセルが、導電相互接続素子上に堆積されて、縦型トランジスタメモリアレイを形成する。 - 特許庁

In a memory cell array 1, a plurality of wordlines WL0-WL31, a plurality of bit lines BL0e-BL8ko, a plurality of memory cells MC connected with a plurality of wordlines and a plurality of bit lines are arranged.例文帳に追加

メモリセルアレイ１には、複数のワード線ＷＬ０〜ＷＬ３１と、複数のビット線ＢＬ０ｅ〜ＢＬ８ｋｏと、複数のワード線及び複数のビット線に接続された複数のメモリセルＭＣが配置されている。 - 特許庁

A reference cell sub-array 200 having: a plurality of reference cells 205 arranged in rows and columns; a bit lines couple consisting of bit lines 207, 208; and a connection section 270 connecting the bit lines 207, 208 each other, is included.例文帳に追加

行方向および列方向に並んだ複数のリファレンスセル２０５と、ビット線２０７，２０８からなるビット線対と、ビット線２０７，２０８同士を繋ぐ連結部２７０とを有するリファレンスセルサブアレイ２００を備える。 - 特許庁

This semiconductor memory comprises plural input/output terminals, a memory cell array consisting of blocks corresponding to each of plural input/output terminals, plural sense amplifiers provided adjacent to each of the blocks for sensing data of the memory cell array, plural switches corresponding to plural sense amplifiers, and signal wirings connecting the plural sense amplifiers to one terminal corresponding to the plural input/output terminals through the plural switches.例文帳に追加

半導体記憶装置は、複数の入出力端子と、該複数の入出力端子の各々に対応するブロックからなるメモリセル配列と、該ブロックの各々に対して複数個隣接して設けられ、該メモリセル配列のデータをセンスするセンスアンプと、該複数のセンスアンプに対応する複数のスイッチと、該複数のセンスアンプを該複数のスイッチを介して該複数の入出力端子の対応する１つに接続する信号配線を含むことを特徴とする。 - 特許庁

The nonvolatile semiconductor memory device has a memory cell array in which electrically re-writable nonvolatile memory cells are arranged, a first register group 9-1 holding control data used for operation control, an adjusting data storing region storing adjusting data for finely adjusting the control data set in the memory cell array, and a second register group 9-2 holding the adjusting data read from the adjusting data storage region.例文帳に追加

不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、動作制御に用いられる制御データを保持する第１のレジスタ群９−１と、前記メモリセルアレイ内に設定された、前記制御データを微調整するための調整データを記憶する調整データ記憶領域と、前記調整データ記憶領域から読み出された調整データを保持する第２のレジスタ群９−２と、を有する。 - 特許庁

To provide a technology for controlling the presence of laser oscillation oscillating from a liquid crystal cell by applying any external stimulus other than temperature or pressure to a cholesteric liquid crystal, and changing the array status of liquid crystal molecules in a liquid crystal cell, and to provide a laser oscillation technology for applying a sharp spectrum whose spectral line width is small.例文帳に追加

コレステリック液晶に、温度や圧力以外の外部刺激を与えて、液晶セル中の液晶分子の配列状態を変化させ、液晶セルから発振されるレーザー発振の有無を制御する技術を提供すること、スペクトル線幅の小さいシャープなスペクトルを与えるレーザー発振技術を提供すること。 - 特許庁

In this non-volatile semiconductor memory, a constant current circuit C0 is arranged in parallel to a NMOS diode N5 converting the detected current of an array cell side into voltage, and a constant current circuit C1 is arranged in parallel to a NMOS diode N6 converting the detected current of a reference cell side into voltage.例文帳に追加

本発明の不揮発性半導体記憶装置では、アレイセル側の検出電流を電圧に変換するＮＭＯＳダイオードＮ５と並列に定電流回路Ｃ０を配置し、リファレンスセル側の検出電流を電圧に変換するＮＭＯＳダイオードＮ６と並列に定電流回路Ｃ１を配置する。 - 特許庁

To solve the problem of disturbing a high-speed operation due to a mixture of an interference noise generated at one bit line of adjacent bit lines to each other with the other bit line in a semiconductor device only by a memory cell layout without increasing the area of a memory cell array.例文帳に追加

半導体装置において、互いに隣接するビット線どうしのうちの一方のビット線で発生する干渉ノイズが他方のビット線に混入しないようにして、この混入により高速動作を阻害するという問題を、メモリセルアレイ部における面積を増大させることなく、メモリセルレイアウトのみで解決する。 - 特許庁

The semiconductor storage device has a low power consumption mode which uses the redundancy and a high speed performance mode which does not use the redundancy, and includes a variable delay circuit 4 for changing timing for issuing a cell array control signal to select the memory cell, in the low power consumption mode and high speed performance mode.例文帳に追加

半導体記憶装置は、リダンダンシを使用する低消費電力モードと、リダンダンシを使用しない高速動作モードとを有し、低消費電力モードと高速動作モードとで、メモリセルを選択するためのセルアレイ制御信号を発行するタイミングを変更するための遅延量可変回路４を備えている。 - 特許庁

The structural information on a molecule on cell surface layer can be observed in the cell's living condition by providing the step of bringing a fluorescence-labeled living cell-containing solution into contact with an array substrate followed by removing excess cells adsorbed nonspecifically onto the surface of the substrate.例文帳に追加

本発明では、蛍光標識した生存状態の細胞を含んだ溶液をアレイ基板と接触させた後で、基板表面上に非特異的に吸着している余剰細胞を除去する工程を設けることで、細胞の表層分子の構造情報を細胞が生存した状態で観察できる。 - 特許庁

A method for minimizing the current consumption includes: programming a cell without having a direct current flowing from a positive supply to the ground through the array, programming a plurality of cells without discharging a global bit line carrying a programming voltage between programming pulses, and programming a cell with transient currents.例文帳に追加

電流消費量を最小にする方法は、正の電源からアレイ経由で接地電源へ直流を流すことなくセルのプログラムを行う方法、各プログラムパルス間のプログラム電圧を伝えるグローバルビット線を放電することなく複数のセルのプログラムを行う方法、及び過渡電流を用いてセルのプログラムを行う方法を含む。 - 特許庁

When any of a registered data sequence recorded in the N byte processing CAM cell array 11 is coincident with a data sequence of data to be compressed, a code generating circuit 15 generates an address of a CAM cell for recording data at the head of the data sequence and a compression code using a count of a coincidence length counter 13 for its component.例文帳に追加

そして、Ｎバイト処理用ＣＡＭセル列１１に履歴されている登録データ列の何れかと被圧縮データのデータ列が一致すると、コード生成回路１５はそのデータ列の先頭のデータを履歴するＣＡＭセルのアドレスと一致長カウンタ１３のカウンタ値を成分とする圧縮コードを生成する。 - 特許庁

To provide a solar cell array capable of reducing the number of components with a simple structure, having the excellence in workability at a low cost, being adjusted even at a construction field and being attractively arranged along a corner ridge of the roof of a hipped roof with various inclines in the case a solar cell module is installed on roofing of an inclined roof such as a house or the like.例文帳に追加

太陽電池モジュールを住宅などの傾斜屋根の屋根材の上に設置する場合に、構造が簡易で部品点数が少なく、低コストで作業性に優れ、施工現場でも調整可能で、種々の勾配の寄棟屋根の屋根面の隅棟に沿って見栄え良く配置できる太陽電池アレイを提供すること。 - 特許庁