「cell array」に関連した英語例文の一覧と使い方(42ページ目) - Weblio英語例文検索

The DRAM core 104 is provided with decoding circuits 125, 126 which are provided corresponding respectively to the operation modes, decode corresponding control signals, and generate an internal control signal for a memory cell array 121.例文帳に追加

ＤＲＡＭコア１０４は、動作モードにそれぞれ対応して設けられ、対応する制御信号をデコードして、メモリセルアレイ１２１に対する内部制御信号を生成するためのデコーダ回路１２５、１２６を備える。 - 特許庁

A first conductive film for forming a plurality of word lines is formed in the memory cell array forming region of a non-volatile semiconductor storage device, and a second conductive film is formed in a semiconductor device forming region.例文帳に追加

不揮発性半導体記憶装置のメモリセルアレイ形成領域に複数のワード線を形成するための第１の導電膜と半導体装置形成領域に第２の導電膜を形成する。 - 特許庁

This allows pattern-recognition tools to be used to automatically "count" the cells necessary to navigate to the desired cell, without the large expenditure of time required to image the entire array.例文帳に追加

これによって、アレイ全体を画像化するのにかかる時間の大きな消費なしに、パターン認識ツールを使用して、所望のセルへナビゲートするのに必要なセルを自動的に「数える」ことが可能になる。 - 特許庁

One part of a memory cell array 1 consisting of nonvolatile memory cells being electrically rewritable is decided as a initial setting data region 3 for storing initial setting data prescribing memory operation conditions.例文帳に追加

電気的書き換え可能な不揮発性メモリセルからなるメモリセルアレイ１の一部が、メモリ動作条件を規定する初期設定データを記憶するため初期設定データ領域３として予め定められている。 - 特許庁

In a write operation, write data Di in the register part are input via a common data input bus (RWL=1), and successively write data Di in the memory cell array are input (MWL=4).例文帳に追加

書き込み動作時は、共通のデータ入力バスを介してレジスタ部に対する書き込みデータＤｉを入力し（ＲＷＬ＝１）、続いてメモリセルアレイに対する書き込みデータＤｉを入力する（ＭＷＬ＝４）。 - 特許庁

A pad oxidized film 52 and an antioxidizing film are laminated on the cell array region and peripheral circuit region of a semiconductor substrate 50, and the pad oxidized film 52 and the antioxidizing film are etched in part.例文帳に追加

半導体基板５０のセルアレイ領域及び周辺回路領域上にパッド酸化膜５２及び酸化防止膜を積層し、パッド酸化膜５２及び酸化防止膜を部分的にエッチングする。 - 特許庁

To provide a means for simply sorting microbeads in which a target nucleic acid is bound without using equipment such as a cell sorter when a microbead array is prepared, and to provide the microbeads used for the means.例文帳に追加

マイクロビーズアレイ作製時に、セルソーターなどの機器を使用することなく、標的核酸が結合したマイクロビーズを簡便に選別する手段および該手段に用いるマイクロビーズを提供すること。 - 特許庁

To provide a method and apparatus for applying a conductor-material system having electric charge carriers which carry out transportation at a compact energy distribution and at a high injection efficiency to a semiconductor device, memory cell, and memory array.例文帳に追加

コンパクトなエネルギー分布と高い注入効率をもって輸送を行う電荷キャリアを有する導体−材料系を半導体デバイス、メモリセルおよびメモリアレイに適用する方法及び装置を提供する。 - 特許庁

To improve accuracy of measurement of a normal/defective state of the semiconductor integrated circuit and to improve a fault detection rate by measuring a standby current of a semiconductor integrated circuit including a memory cell array.例文帳に追加

メモリセル・アレイを含む半導体集積回路のスタンバイ電流を測定して、その半導体集積回路の良・不良の判定精度を向上させ、よって故障検出率を向上させる。 - 特許庁

During photographing of the still image, an output selector 109 selects a signal read from all pixel cells of a pixel cell array 101 having Bayer pattern color filters, as an output A for recording and display.例文帳に追加

静止画像撮影時には、ベイヤー配列のカラーフィルタを持つ画素セルアレイ１０１の全画素セルから読み出した信号を、出力セレクタ１０９にて記録及び表示のための出力Ａとして選択する。 - 特許庁

The memory cell array blocks are formed in the first well group of the semiconductor substrate and the longitudinal direction of the first well group coincides with a direction D2 in which the word lines and the control gate lines are extended.例文帳に追加

メモリセルアレイブロックは、半導体基板の第１のウェル群に形成され、第１のウェル群の長手方向は、複数のワード線及び複数のコントロールゲート線が延びる方向Ｄ２と一致する。 - 特許庁

When a first and a second power source voltage VCC 1 and VCC 2 supplied from the outside are lower than a prescribed voltage, a rewrite command to a memory circuit 34 including the memory cell array is prohibited by a lockout circuit 33a.例文帳に追加

外部から供給される第１,第２の電源電圧ＶCC1,ＶCC2が所定電圧よりも低いとき、ロックアウト回路３３aによってメモリセルアレイを含むメモリ回路３４に対する書換えコマンドを禁止する。 - 特許庁

A pair of global data I/O line provided commonly in the whole memory cell array is divided into each region corresponding to each of memory blocks 40-F, 40-N by a switch group SWI.例文帳に追加

メモリセルアレイ４０全体に共通に設けられるグローバルデータＩ／Ｏ線対は、スイッチ群ＳＷＩによって、メモリブロック４０−Ｆ，４０−Ｎのそれぞれと対応する領域ごとに分割される。 - 特許庁

A DDR memory is constituted of a data input circuit 9 for DDR only, a data input circuit 10 for SDR only, a word line control circuit 21, a bit line control circuit 22, and a memory cell array 23.例文帳に追加

ＤＤＲメモリは、ＤＤＲ専用データ入力回路９、ＳＤＲ専用データ入力回路１０、ワード線制御回路２１、ビット線制御回路２２、及び、メモリセルアレイ２３で構成される。 - 特許庁

To provide a semiconductor memory in which influence by source line diffusion resistance of a memory cell array can be suppressed, variation of thresholds caused by variation of power source voltage or the like can be suppressed, and read-out error can be prevented.例文帳に追加

メモリセルアレイのソース線拡散抵抗による影響を抑制でき、電源電圧などの変動によるしきい値の変動を抑制でき、読み出しエラーを防止できる半導体記憶装置を提供する。 - 特許庁

To obtain an integrated programmable logic cell which realizes a programmable logic means, a programmable connecting means, and a memory means and has a simple constitution by arranging basic circuits in the form of a two-dimensional array.例文帳に追加

プログラマブル論理手段として機能するセルの入出力を確保するために必要となる、プログラマブル結線手段として機能するセルの必要量を、セルの回路量増加を抑えたままで削減する。 - 特許庁

Each cell array includes a plurality of word lines WL, a plurality of bit lines BL disposed to cross these word lines WL, and cells in each of which a non-ohmic element SD and a variable resistance element VR are connected in series.例文帳に追加

セルアレイは、複数のワード線ＷＬと、ワード線ＷＬと交差する複数のビット線ＢＬと、非オーミック素子ＳＤと可変抵抗素子ＶＲが直列接続されたセルとを有する。 - 特許庁

A data storage device including the resistive cross point array (10) of a memory cell (12), a plurality of wordlines (14), a plurality of bit lines (16) and the sense amplifier (24) using a cross couple latching sense circuit is disclosed.例文帳に追加

メモリセル（１２）の抵抗性クロスホ゜イントアレイ（１０）と、複数のワート゛線（１４）と、複数のヒ゛ット線（１６）と、クロスカッフ゜ルラッチ型センス回路を利用するセンス増幅器（２４）とを含むテ゛ータ記憶装置が開示される。 - 特許庁

To solve the problems that the operation of a power conditioner stops in case a ground fault takes place and that the open circuit voltage of a solar-cell array is maintained and the danger of an electric shock fault remains even though the linking breaker of a distribution board is opened.例文帳に追加

地絡が発生した場合に、パワーコンディショナの運転を停止し、分電盤の連系ブレーカを開いても、太陽電池アレイの開放電圧が維持され、感電事故の危険性が残る。 - 特許庁

To decrease an area occupied by a control block or the like repeatedly used by efficiently arranging a structure of a cell array of a nonvolatile ferroelectric memory device and a core related circuit.例文帳に追加

不揮発性強誘電体メモリのセルアレイ及びコア関連回路の構造を効率的に配置し、反復的に用いられるコントロールブロック等により占められる面積を縮小させることにある。 - 特許庁

An anode is not provided in the rising zone of a cell at the final stage, a power supply roll is not provided in a roll array 22 thereabove, and a partition 16 parted from a plating zone further in the front is provided.例文帳に追加

最終段のセル１３における上昇区間にはアノードを設けず、その上方のロール列２２には給電ロールを設けず，さらにその前方のめっき区間から隔離する隔壁１６を設けた。 - 特許庁

Some of the magnetic memory cells are arranged in an interior of the array (20) and are surround on all sides by adjacent magnetic memory cells so that a cell in an interior position is exposed to a first uniform magnetic environment.例文帳に追加

磁気メモリセルの幾つかは、アレイ(20)の内側に配置され、全ての側面で隣接する磁気メモリセルによって包囲され、内側位置のセル(I)が第1の一様な磁気環境に晒されるようにする。 - 特許庁

In a semiconductor memory device disclosed here, a signal line is arranged to directly across a memory cell array, instead of assigning a separate area for arranging the signal line for transferring a control signal and data.例文帳に追加

ここに開示された半導体メモリ装置は、制御信号およびデータを伝達するための信号ラインの配線のために別途の面積を割り当てる代わり、メモリセルアレイを直接横切って配線する。 - 特許庁

As a semiconductor memory, a SRAM10 is provided with a memory cell array 11 made of a plurality of memory cells 21 and a timing control circuit 18 which conducts timing control to make access to the data in the memory cells.例文帳に追加

半導体記憶装置としてのＳＲＡＭ１０は、複数のメモリセル２１からなるメモリセルアレイ１１と、該メモリセルのデータにアクセスするためのタイミング制御を行うタイミング制御回路１８とを備える。 - 特許庁

To provide an organic photoelectric conversion element which has high fill factor, open voltage and photoelectric conversion efficiency, and also has durability, and a photovoltaic cell and an optical sensor array using the same.例文帳に追加

高い曲線因子、開放電圧、及び光電変換効率を有し、かつ耐久性を有する有機光電変換素子、それを用いた太陽電池及び光センサアレイを提供することにある。 - 特許庁

Methods to apply a high power supply voltage to operate a semiconductor memory device which is equipped with a memory cell array including a plurality of memory banks can be distinguished depending on operation modes of the semiconductor memory device.例文帳に追加

複数のメモリバンクからなるメモリセルアレイを具備した半導体メモリ装置を動作させるために高電源電圧を印加する方法は、半導体メモリ装置の動作モードによって区別され得る。 - 特許庁

The semiconductor memory comprises a memory cell array 11, a row control circuit 12 for applying a voltage to a selected word line WL, and a column control circuit 13 for applying a voltage to a selected word line WL.例文帳に追加

半導体記憶装置は、メモリセルアレイ１１と、選択されたワード線ＷＬに電圧を印加するロウ制御回路１２と、ワード線ＷＬに電圧を印加するカラム制御回路１３とを備える。 - 特許庁

To provide a memory cell formed with an FET (Field-Effect Transistor) having a floating channel or a floating gate, and a memory array comprising a plurality of memory cells.例文帳に追加

浮動チャネルまたは浮動ゲートを持つＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ（電界効果トランジスタ））により形成されたメモリセル、複数のメモリセルから成るメモリアレイの提供。 - 特許庁

This device comprises a memory cell array, a global word line, a global decoder circuit, a local decoder circuit, and a sector selection circuit, a word line selection switch of a global decoder circuit 110 is constituted of two NMOS transistors 200 and 202.例文帳に追加

メモリセルアレイ、グローバルワードライン、グローバルデコーダ回路、ローカルデコーダ回路およびセクタ選択回路を含み、グローバルデコーダ回路１１０のワードライン選択スイッチは２つのＮＭＯＳトランジスタ２００，２０２で構成される。 - 特許庁

To enable high speed read-out by suppressing variation of wiring capacitance of main bit lines in a memory cell array of a hierarchical bit line system in which a plurality of sub-arrays of a virtual grounding conductor system are arranged in the column direction.例文帳に追加

列方向に仮想接地線方式のサブアレイを複数配列した階層ビット線方式のメモリセルアレイにおいて、主ビット線の配線容量のばらつきを抑えて高速読み出しを可能とする。 - 特許庁

Read operations are performed a plurality of times under the same read conditions to the memory cells in the memory cell array 1, and a plurality of read data is stored in a latch unit 3-1 in a sense amplifier circuit 3.例文帳に追加

メモリセルアレイ１におけるメモリセルに対して、同一の読み出し条件で読み出し動作を複数回行い、読み出した複数のデータがセンスアンプ回路３内のラッチユニット３−１に格納される。 - 特許庁

To provide a liquid crystal display panel capable of preventing inflection of an upper array substrate of the liquid crystal display panel and enhancing uniformity of a cell gap and to provide a fabricating method thereof.例文帳に追加

本発明の目的は、液晶表示パネルの上部アレイ基板の屈曲を防止し、セルギャップの均一度を向上し得る液晶表示パネル及びその製造方法を提供することにある。 - 特許庁

On an LSI chip, an interconnection for wiring patterns on a gate array IC 11 side and on a macro cell 12 side is disposed and wired automatically by data which depends on different CAD grids.例文帳に追加

ＬＳＩチップ１上においてゲートアレイ集積回路１１側とマクロセル１２側の配線パターン相互の接続は、互いに異なるＣＡＤグリッドに依存したデータにより自動配置配線される。 - 特許庁

The first local sense amplifier preferably has performance suitably designed based upon the number of memory cells included in the first local memory cell array or the distance from the first local sense amplifier to a driver circuit.例文帳に追加

その第１ローカルセンスアンプは、第１ローカルメモリセルアレイに含まれるメモリセルの数、または、第１ローカルセンスアンプからドライバ回路までの距離に基づいて最適設計された性能を有することが好ましい。 - 特許庁

Disclosed is a semiconductor integrated circuit which has a memory cell array having a plurality of SRAM memory cells, a circuit for characteristic measurement having a plurality of transistor circuits connected in parallel, and a first terminal.例文帳に追加

半導体集積回路であって、複数のＳＲＡＭメモリセルを有するメモリセルアレイと、並列に接続された複数のトランジスタ回路を有する特性測定用回路と、第１の端子とを有する。 - 特許庁

To determine an optimum resistance range for a memory cell and an optimum size for a memory array for a provided conductor resistance so as to suppress undesirable contribution of an error to an output signal at a minimum.例文帳に追加

出力信号への望ましくない誤りの寄与を最小限に抑えるために、所与の導体抵抗に対して、メモリセルの最適な抵抗範囲と、メモリアレイの最適なサイズとを決定すること。 - 特許庁

A selector circuit 72 outputs selectively eight data corresponding to the number of output data per read-out operation of one time at the time of test operation out of plural data read out from a regular memory cell array.例文帳に追加

セレクタ回路７２は、正規メモリセルアレイから読出された複数のデータのうち、テスト動作時における１回の読出動作当たりの出力データ個数に相当する８個のデータを選択的に出力する。 - 特許庁

To provide a semiconductor memory device in which a load due to coupling capacitance between the wiring and an element signal can be uniformed when wiring crossing over a memory cell array element signal.例文帳に追加

メモリセルアレイ要素信号上を横断する配線を行う場合に、この配線と要素信号との間の結合容量による負荷を均一にすることのできる半導体記憶装置を提供する。 - 特許庁

Each cell 11 for an array 1 has sensors 11a detecting specified physical quantities and/or chemical characteristics and organic transistors 11b for PMOSs connected to the sensors 11a and having switching functions.例文帳に追加

アレイ１の各セル１１は、所定の物理量及び／又は化学的特性を検出するセンサ１１ａと、センサ１１ａに接続された、スイッチング機能を有するＰＭＯＳの有機トランジスタ１１ｂとを有する。 - 特許庁

Further, the second local sense amplifier preferably has performance suitably designed based upon the number of memory cells included in the second local memory cell array or the distance from the second local sense amplifier to the driver circuit.例文帳に追加

また、その第２ローカルセンスアンプは、第２ローカルメモリセルアレイに含まれるメモリセルの数、または、第２ローカルセンスアンプからドライバ回路までの距離に基づいて最適設計された性能を有することが好ましい。 - 特許庁

A hierarchical memory cell array comprises: global bit lines GBL, local bit lines LBL, precharge circuits Q10 and Q11 for the global bit lines, precharge circuits Q20 for the local bit lines, and hierarchical switches Q30.例文帳に追加

階層化メモリセルアレイは、グローバルビット線ＧＢＬ、ローカルビット線ＬＢＬ、グローバルビット線用のプリチャージ回路Ｑ１０、Ｑ１１、ローカルビット線用のプリチャージ回路Ｑ２０、階層スイッチＱ３０を備えている。 - 特許庁

Therefore the area of the post spacer 20 in contact with the counter substrate is enlarged so as to heighten pressure resistance, between the array and the counter substrates, to the pressure added in manufacturing the liquid crystal cell.例文帳に追加

これにより柱状スペーサ２０の対向基板１２との接触面積を拡大し、液晶セル作製時の圧力に対するアレイ基板１１及び対向基板１２間の耐圧性を高める。 - 特許庁

In a normal mode, a voltage drop circuit 43 gives large internal power source voltage intVccp to peripheral circuits, a voltage drop circuit 45 gives small internal power source voltage intVcca to a memory cell array.例文帳に追加

通常モードでは、電圧降下回路４３は、周辺回路に大きい内部電源電圧ｉｎｔＶｃｃｐを与え、電圧降下回路４５は、小さい内部電源電圧ｉｎｔＶｃｃａをメモリセルアレイに与える。 - 特許庁

In the SRAM10, a timing control circuit 17 is provided, and the precharge & equalize control circuit 18 is also provided in an opposite side of the timing control circuit 17 for the memory cell array 11.例文帳に追加

ＳＲＡＭ１０には、タイミング制御回路１７が設けられるとともに、メモリセルアレイ１１に対してタイミング制御回路１７の反対側にプリチャージ＆イコライズ制御回路１８が設けられている。 - 特許庁

To provide a method for performing model-based photolithography correction by partitioning a cell array layout having a plurality of polygons into a plurality of cells covering the layout, and to provide a program storage device.例文帳に追加

複数の多角形を有するセル・アレイ・レイアウトをレイアウトを被覆する複数のセルに区分けすることによってモデルベースの光リソグラフィ補正を実行する方法およびプログラム記憶装置を提供すること。 - 特許庁