「cell array」に関連した英語例文の一覧と使い方(39ページ目) - Weblio英語例文検索

The data read from the memory cell array is stored in the buffer register, together with the check bit and is then decoded overwritten to the buffer register as correctly read data for outputting to the outside.例文帳に追加

メモリセルアレイから読み出されたデータはチェックビットと共にバッファレジスタに格納され、その後デコードされて正しい読み出しデータとしてバッファレジスタに上書きされた後、外部に出力される。 - 特許庁

The ferroelectric memory includes a memory cell array where a plurality of memory cells with a ferroelectric capacitor are arranged, the plurality of word lines, the plurality of plate lines, and a plurality of word line driving circuits.例文帳に追加

強誘電体メモリは、強誘電体キャパシタを有する複数のメモリセルが配置されるメモリセルアレイと、複数のワード線と、複数のプレート線と、複数のワード線駆動回路を含む。 - 特許庁

In a sense amplifier 3, initial charging is performed for bit lines BL in respective control areas of the memory cell array 1 by a charge voltage controlled by respective individual bit line control signals BLC.例文帳に追加

センスアンプ３は、メモリセルアレイ１の各制御領域内のビット線ＢＬに対してそれぞれ個別のビット線制御信号ＢＬＣにより制御された充電電圧で初期充電を行う。 - 特許庁

The flash memory device comprises plural local word lines, plural bit lines, and a memory cell array provided with plural flash EEPROM cells arranged in areas where the local word lines cross the bit lines.例文帳に追加

複数のロ−カルワ−ドライン、複数のビットライン及びロ−カルワ−ドラインとビットラインとの交差領域に配列された複数のフラッシュＥＥＰＲＯＭセルを備えたメモリセルアレイを含む。 - 特許庁

Furthermore, the upper surface of the first layer 111 located on the peripheral circuit 2 in the patterned layer 100 is arranged below the upper surface of the memory cell array 1 in the patterned layer 100.例文帳に追加

そして、パターン層１００における周辺回路部２上に位置する第１の層１１１の上面は、パターン層１００におけるメモリセルアレイ部１の上面よりも下側に位置している。 - 特許庁

An address storage circuit is constituted so as to store the column address information of data programmed in a memory cell array, and the column address information includes an initial column address and a final column address.例文帳に追加

アドレス貯蔵回路はメモリセルアレイにプログラムされるデータの列アドレス情報を貯蔵するように構成され、列アドレス情報は初期列アドレス及び最終列アドレスを含む。 - 特許庁

At normal operation, the switch circuit 702 is turned off, the power source voltage supply circuit 70 supplies directly ground voltage Gnd supplied from the pad 42 to the memory cell array 110.例文帳に追加

通常動作時、スイッチ回路７０２はオフされ、電源電圧供給回路７０は、パッド４２から供給された接地電圧Ｇｎｄをメモリセルアレイ１１０に直接供給する。 - 特許庁

The write or read can be performed by simultaneous one time access for the plurality of bytes by replacing bit arrangement of the memory cell array by a write method or a read method.例文帳に追加

そして、メモリセルアレイのビット配列を、書込み方法又は読出し方法により入れ替えることにより、複数バイト同時に１回のアクセスで書込み又は読出しが可能とする。 - 特許庁

This nonvolatile semiconductor memory device includes a memory cell array determined only by contact points between word lines and bit lines formed on a substrate.例文帳に追加

基板上にそれぞれ形成された一つのビットラインと一つのワードラインとの接点によって唯一に決定される一つのメモリセルを持つメモリセルアレイを含む不揮発性半導体メモリ素子。 - 特許庁

There are provided a method for forming the acrylic film, the acrylic backsheet for a solar cell array containing the acrylic film and a polyester layer, and a method for producing the acrylic backsheet.例文帳に追加

当該アクリル系膜を形成する方法、当該アクリル系膜とポリエステル層とを含む太陽電池アレイのための裏打ち、並びに当該裏打ちの形成方法も提供される。 - 特許庁

To provide a CMOS image sensor which can easily satisfy both an optical property of a unit cell pixel array and an arithmetic property of a logic circuit.例文帳に追加

単位画素アレイ部の光学特性とロジック回路部の演算特性との両方を容易に満足させることのできるＣＭＯＳイメージセンサ及びその製造方法を提供すること。 - 特許庁

To provide a nonvolatile memory device having a stacked structure of which the degree of integration is enhanced by simplifying the arrangement and coupling of a cell array of a stacked structure and peripheral circuits, and to provide a memory card and a system.例文帳に追加

積層構造のセルアレイと周辺回路との配置及び連結とを単純化して、集積度を高めた積層構造の不揮発性メモリ装置、メモリカード及びシステムを提供する。 - 特許庁

To provide an abnormality detection system and a terminal board which reliably detect insulation failure between NP terminals to which power lines are connected even if a direct current power source such as a solar cell array is adopted.例文帳に追加

太陽電池アレイなどの直流電源の場合でも、電源線が接続されるNP端子間の絶縁不良を確実に検出できる異常検出システム及び端子台を提供する。 - 特許庁

Batch write in is carried out for each block of a memory cell array which is to be erased (S11), and thereafter soft erase is carried out for each block with a predetermined voltage as a start voltage (S12).例文帳に追加

処理Ｓ11のように消去するメモリセルアレイの各ブロック毎に一括書き込みをし、その後、Ｓ12のように、所定電圧をスタート電圧とし各ブロック毎にソフト消去して行く。 - 特許庁

When plural memory cells in a memory cell array 1 are successively selected and write-in of data is performed in a NOR type flash memory, plural memory cells are divided into a first group and a second group.例文帳に追加

ＮＯＲ型フラッシュメモリにおいて、メモリセルアレイ１内の複数のメモリセルを順次選択してデータの書き込みを行う際、複数のメモリセルを第１のグループと第２のグループに分ける。 - 特許庁

Also, when a decode-address of a memory cell array is taken in by the first command, increasing the number of pins is prevented by diverting a conventional command control pin of a SDR/DDR-SDRAM to an address pin.例文帳に追加

また、メモリセルアレイのデコードアドレスを第１のコマンドで取り込むにあたり、従来のＳＤＲ／ＤＤＲ−ＳＤＲＡＭのコマンドコントロールピンをアドレスピンに転用してピン数の増加を防いでいる。 - 特許庁

To provide a technology which compensates variation in a cell characteristic in an array and to provide a three-dimensional integrated circuit memory reducing complexity caused by level difference.例文帳に追加

アレイ内のセル特性におけるばらつきを補償する技術を提供するとともに、レベルの違いによって起こる複雑性を少なくする３次元集積回路メモリを提供する。 - 特許庁

An auxiliary precharging circuit 10 is installed with respect to a memory cell array part 1, a precharging circuit 4, in which an I/O data bus T and an I/O data bus B as well as a data bus are charged to a VDD level, a write buffer 5, and a read buffer 6.例文帳に追加

メモリセルアレイ部１、Ｉ／ＯデータバスＴ，Ｂ、データバスをＶＤＤレベルに充電するプリチャージ回路４、ライトバッファ５、リードバッファ６に対し、補助プリチャージ回路１０を設ける。 - 特許庁

To provide a non-volatile memory cell that can be driven at a low voltage and is capable of high-speed program and high-density integration, and its usage, a manufacturing method, and a non-volatile memory array.例文帳に追加

低電圧駆動および高速プログラムならびに高密度集積の可能な不揮発性メモリセルおよびその使用方法、製造方法ならびに不揮発性メモリアレイを提供する。 - 特許庁

A memory cell array 1 is connected with a word line WL and a bit line BL, and a plurality of memory cells each of which stores one of n values (n is a natural number of ≥2) is arranged in a matrix.例文帳に追加

メモリセルアレイ１は、ワード線ＷＬ、及びビット線ＢＬに接続され、ｎ値（ｎは２以上の自然数）のうちの１値を記憶する複数のメモリセルがマトリックス状に配置されている。 - 特許庁

Accordingly, even if bit lines in which defective memory cells exist are different for each block, redundant bit lines can be designated in units of blocks, and a memory cell array-saving range is expanded to improve a yield.例文帳に追加

従って、不良メモリセルの存在するビット線がブロック毎に異なっていても、ブロック単位に冗長ビット線が指定でき、メモリセルアレイの救済範囲が拡大し、歩留まりが向上する。 - 特許庁

To integrate a nonvolatile memory cell array and two kinds of MIS(metal insulator semiconductor) transistor circuits, which are different in the thickness of the gate insulator film in a simple process to exhibit desired characteristics, respectively.例文帳に追加

不揮発性半導体メモリセルアレイと共にゲート絶縁膜厚の異なる二種のＭＩＳトランジスタ回路をそれぞれ所望の特性を発揮させるべく、簡単な工程で集積形成する。 - 特許庁

To provide a support frame for a solar cell array, capable of achieving weight reduction and ruggedization by making more appropriate installation positioning of lower support legs and higher support legs, while still maintaining necessary strength.例文帳に追加

低脚支柱や高脚支柱の取付け配置を適正化することで、必要な強度を得つつ、軽量化や堅牢化を図ることのできる太陽電池アレイ用支持架台を得ること。 - 特許庁

The wirings for short-circuit 11, 12 are short-circuited to the selected gate lines SL0, SL1 in a wiring short-circuit region 13 deployed at a prescribed interval in the column direction of a memory cell array.例文帳に追加

短絡用配線１１，１２は、メモリセルアレイの列方向に所定間隔をおいて配置された配線短絡領域１３において選択ゲート線ＳＬ０，ＳＬ１に短絡させる。 - 特許庁

A semiconductor memory (DRAM) is constituted by providing a memory cell array section 10, an address specifying section 20, an input/output section 30 of memory data, a sense amplifier 40, a signal generating circuit 50, and the like.例文帳に追加

半導体記憶装置（ＤＲＡＭ）は、大きくは、メモリセルアレイ部１０、アドレス指定部２０、メモリデータの入出力部３０、センスアンプ４０、信号発生回路５０等を備えて構成される。 - 特許庁

In the memory cell array, multiple nonvolatile memory cells in which a threshold value during erasing is included in a first threshold value distribution and a threshold value during writing is included in a second threshold value distribution are arranged.例文帳に追加

メモリセルアレイは、消去時のしきい値が第１のしきい値分布に含まれ、書き込み時のしきい値が第２のしきい値分布に含まれる複数の不揮発性メモリセルを配置してなる。 - 特許庁

A control gate layer covering the substrate 100 via a gate oxide layer is formed on the substrate 100, the control gate layer is patterned to form a control gate, an interlayer insulating layer pattern and a floating gate on the cell array part.例文帳に追加

半導体基板１００上にゲート酸化層を介して覆うコントロールゲート層を形成し、パタニングしてセルアレー部にコントロールゲート、層間絶縁層パターン及び浮遊ゲートを形成する。 - 特許庁

This integrated-circuit memory device is provided with a memory cell array, a plurality of data input-output pins, and a plurality of input-output circuits coupled to respective data input-output pins.例文帳に追加

メモリセルアレイ、複数のデータ入出力ピン、及びそれぞれのデータ入出力ピンとそれぞれ結合された複数の入出力回路を備える集積回路メモリ装置である。 - 特許庁

The changeover circuit 7 divides four IO lines of a memory cell array 5 into two sets so as to perform a changeover operation, and it changes over the IO lines to a corresponding set according to the computed results of the OR circuits 23, 24.例文帳に追加

切替え回路７はメモリセルアレイ５の４つのＩＯ線を２つの組に分けて切替え動作を行い、オア回路２３，２４の演算結果に応じて対応する組に切替える。 - 特許庁

Thus, even when the scale of a memory cell array increases, an increase in a layout area and timing skew which are caused by arrangement of the local switch drivers LSD and the main switch drivers MSD can be suppressed.例文帳に追加

メモリセルアレイの規模が大きくなっても、ローカルスイッチドライバＬＳＤとメインスイッチドライバＭＳＤの配置によるレイアウト面積の増大及びタイミングスキューを抑制することができる。 - 特許庁

This is a memory device having a memory cell array 1 including at least one memory block B0-B7 equipped with a plurality of multilevel memory cells constituted to store information of N≥2 bits.例文帳に追加

１セルにつきＮ≧２ビットの情報を記憶するよう構成された複数のマルチレベルメモリセルを具える少なくとも１つのメモリブロック(B0-B7)を含むメモリセルアレー(1)を具えるメモリデバイスである。 - 特許庁

Thus, arithmetic processing in which bit lines BL and transistors in a memory cell array 1 are used is not required, and hence a read-out time can be shortened and power consumption can be reduced.例文帳に追加

このように、ビット線ＢＬやメモリセルアレイ１内のトランジスタを使った演算処理を行う必要がないため、読出時間を高速化することができ、消費電力を低減できる。 - 特許庁

A memory cell array 1 connected to a word line and a bit line is constituted so that a plurality of memory cells for storing one value among n values (n is natural number of ≥2) are arranged in a matrix state.例文帳に追加

メモリセルアレイ１は、ワード線、及びビット線に接続され、ｎ値（ｎは２以上の自然数）のうちの１値を記憶する複数のメモリセルがマトリックス状に配置されて構成されている。 - 特許庁

A flash memory device is provided with a memory cell array, an input buffer part, an output driver part, a first page buffer part, a second page buffer part, a first data input/output part, and a second data input/output part.例文帳に追加

フラッシュメモリ装置は、メモリセルアレイ、入力バッファ部、出力ドライバ部、第１ページバッファ部、第２ページバッファ部、第１データ入出力部及び第２データ入出力部を備えてなる。 - 特許庁

Data of a bit line read out from a memory cell array 2, data of 2 bits per an I/O terminal are transferred in parallel to DQB (E), DQB (O) through pairs of main data line MDQ (E), bMDQ (E), MDQ (O), bMDG (O).例文帳に追加

メモリセルアレイ２から読出されたビット線データは、Ｉ／Ｏ端子当たり２ビットのデータが並列にメインデータ線対ＭＤＱ（Ｅ），ｂＭＤＱ（Ｅ）及びＭＤＱ（Ｏ），ｂＭＤＱ（Ｏ）を介して、ＤＱＢ（Ｅ），ＤＱＢ（Ｏ）に転送される。 - 特許庁

This device is provided with a memory cell array 60 having normal and redundancy areas 62 and 61, a first decoder 20, a first driver 30, and a second driver 40.例文帳に追加

本発明に係る半導体記憶装置は、通常領域６２とリダンダンシー領域６１を有するメモリセルアレイ６０、第１デコーダ２０、第１ドライバ３０、及び第２ドライバ４０を備える。 - 特許庁

To provide a semiconductor memory that constitute a layered memory cell array and can contain memory cells arranged at high density and can prevent the reduction of working speed that may be caused by an increased bit line resistance.例文帳に追加

階層化されたメモリセルアレイを構成し、メモリセルを高密度に配置可能でビット線抵抗の増大に起因する動作速度の低下を防止可能な半導体記憶装置を提供する。 - 特許庁

A signal light 20 is scan-moved (y-direction) relatively to the array 42 by the scanner to scan transversely a surface of the array 42 along a scanning route by the signal light 20, and the photon within the corresponding subrange is thereby detected by the subrange cell group positioned in the each y-directional position.例文帳に追加

走査器によりアレイ４２に対して信号光２０を相対走査運動（ｙ方向）させ信号光２０によって走査経路沿いにアレイ４２の表面を横断走査させると、各ｙ方向位置に位置するサブレンジセル群により対応するサブレンジ内の光子が検知される。 - 特許庁

The method includes: a step for partitioning information into two or more information chunks; and a step for programming one of the information chunks into a memory array while concurrently determining whether a particular cell of the memory array is to be set or reset to program a subsequent one of the information chunks.例文帳に追加

二以上の情報チャンクに情報を区分するステップと、後続する前記情報チャンクの一つをプログラムするように、メモリアレイの特定のセルをセットするかリセットするかについて同時に決定する間に、前記情報チャンクの一つをメモリアレイにプログラムするステップとを具備する。 - 特許庁

A main cell array section 71 consists of a plurality of sub array sections 71 1, 71 2,.... Global bit lines BLG n, BLG n+1,... are connected to a main bit controller 75 and reference global bit lines BLRG 1, BLRG 2,... are connected to a reference bit line controller 77.例文帳に追加

複数のサブセルアレイで構成させ、メイングローバルビットライン及び少なくとも一対の参照グローバルビットラインとを用意し、サブアレイ内でそれぞれのメイングローバルビットライン及び参照グローバルビットラインに接続されるメインローカルビットライン及び参照ローカルビットラインをグループ分けして接続した。 - 特許庁

When a READ command in inputted one clock cycle after an ACTV command is inputted, a row decoder 22 activates only a sub-array having a memory cell selected by a row address AX and a column address AY out of the sub-array 17i, 17j, and performs read- out operation of data.例文帳に追加

ロウデコーダ２２は、ＡＣＴＶコマンドが入力された後の１クロックサイクル後にＲＥＡＤコマンドが入力された場合には、サブアレイ１７ｉ、１７ｊのうちのロウアドレスＡＸとカラムアドレスＡＹにより選択されるメモリセルを有するサブアレイのみを活性化して、データの読み出し動作を行う。 - 特許庁

Thus, the influence of a short circuit of a word line and a bit line caused at one side of a memory array side is transmitted to the other side of the memory cell array side by controlling the operation timing of the bit line separation signal by an external signal, defective bit lines of the shared sense amplifier can be detected.例文帳に追加

このように、ビット線分離信号の動作タイミングを外部信号によって制御することにより、一方のメモリセルアレイ側で発生したワード線とビット線とのショートの影響が他方のメモリセルアレイ側にも伝わり、シェアードセンスアンプの両側のビット線不良を検出することが可能となる。 - 特許庁

To provide an output presenting device and an output presentation program for realizing, in a general-purpose manner, a mechanism for presenting the content included in array type and non-array type tabular form data by a cell unit in many kinds of presentation forms and in a form which is easy to understand by the user.例文帳に追加

整列型及び非整列型の表形式のデータに含まれるセルの内容を、多種の呈示形態かつユーザにとって理解し易い呈示形態でセル単位に呈示する仕組みを汎用的に実現可能な出力呈示装置および出力呈示プログラムを提供することを目的とする。 - 特許庁

To provide an inspection apparatus and an inspection method capable of preventing the phenomenon that no defects are found in a liquid crystal cell or liquid crystal display by its inspection, even though a defect is found by an inspection of its array board, and capable of judging to be defective when the array board is in a state of being a single component and not assembled yet.例文帳に追加

本発明は、アレイ基板の検査で不良が発見されても液晶セルや液晶ディスプレイの検査で不良が発見されない現象を防ぎ、アレイ基板の段階で不良が判定できる検査装置および検査方法を提供することを目的とする。 - 特許庁

A memory cell array is configured three-dimensionally by arranging a plurality of memory cells comprising a transistor formed on a semiconductor substrate and a variable resistor element connected between the source and drain terminals of the transistor and the resistance value of which varies at voltage application in the longitudinal direction and in an array.例文帳に追加

半導体基板上に形成されたトランジスタと前記トランジスタのソース・ドレイン端子間に接続された電圧印加によって抵抗値が変化する可変抵抗素子とを備えてなるメモリセルを縦方向、さらにアレイ状に複数個配置して３次元的にメモリセルアレイを構成する。 - 特許庁