「cell array」に関連した英語例文の一覧と使い方(43ページ目) - Weblio英語例文検索

In designing automatic arrangement and wiring, a wide wire extended end is designed to be arranged in a wire end either on the gate array IC 11 side or the macro cell 12 side.例文帳に追加

これは自動配置配線の設計段階において、ゲートアレイ集積回路側１１、マクロセル側１２いずれかの配線端部に対して幅広の配線延在端部を構成（配置設計）しておくものである。 - 特許庁

Also, at test mode, the switch circuit 702 is turned on, the power source voltage supply circuit 70 supplies ground voltage GndT supplied from the pad 41 to the memory cell array 110 through impedance.例文帳に追加

また、テストモード時、スイッチ回路７０２はオンされ、電源電圧供給回路７０は、パッド４１から供給された接地電圧ＧｎｄＴをメモリセルアレイ１１０にインピーダンスを介して供給する。 - 特許庁

While others have focused on interface technology and speeding up data transfer to and from the logic IC that controls the DRAM, FCRAM has a changed memory cell array. 例文帳に追加

他の陣営は, DRAMを制御するロジックICとのインタフェース技術に焦点を合わせ, ロジックICとの間のデータ転送を高速化することを中心としてきたのに対し, FCRAM(高速サイクルRAM)はメモリセルアレイを変更したのである. - コンピューター用語辞典

In each of entry (ERYO-ERYN) in a memory cell array 1, current source elements (CSTY0-CSTN) driving a constant current are provided commonly at corresponding CAM cells (CC0 to CCN).例文帳に追加

メモリセルアレイ１内のエントリ（ＥＲＹ０−ＥＲＹＮ）の各々において、対応のＣＡＭセル（ＣＣ０−ＣＣＮ）に共通に、定電流を駆動する電流源素子（ＣＳＴ０−ＣＳＴＮ）を設ける。 - 特許庁

To provide a semiconductor integrated circuit in which an area required for arrangement of a memory cell array and circuit design is easy to carry out, by avoiding congestion of wirings on an upper wiring layer, and to provide a manufacturing method therefor.例文帳に追加

上位の配線層の配線の混雑を回避し、メモリセルアレイの配置領域を大きくでき、回路設計が容易な半導体集積回路及びその製造方法を提供すること。 - 特許庁

To further improve access speed in a semiconductor memory adopting a late select system to which a lower order bit selecting way of a memory cell array out of read-out addresses is inputted late.例文帳に追加

読出しアドレスのうちメモリセルアレイのウェイを選択する下位ビットが遅れて入力されるレイトセレクト方式を採用した半導体記憶装置において、アクセス速度のさらなる向上を図ることにある。 - 特許庁

The semiconductor memory device includes: a first memory cell array 201 in which a plurality of first memory cells 101 reading or writing data are arranged in a matrix; and a second memory cell array 202 in which a plurality of second memory cells 102 for amplifying and storing data of some first memory cells 101 among the plurality of the first memory cells 101 arranged in a corresponding column are arranged in a matrix.例文帳に追加

本発明にかかる半導体記憶装置は、データの読み出し又は書き込みが行われる第１のメモリセル１０１が行列状に複数配置された第１のメモリセルアレイ２０１と、対応する列に配置された複数の第１のメモリセル１０１のうち、何れかの第１のメモリセル１０１のデータを増幅し記憶する第２のメモリセル１０２が、行列状に複数配置された第２のメモリセルアレイ２０２と、を備える。 - 特許庁

The semiconductor memory device 1 has a memory cell array in which nonvolatile memory cells electrically re-writable are arranged, a data holding circuit holding read data or write data of a batch processing unit of the memory cell array to be simultaneously read and written, and a data state discriminating circuit discriminating successively the state of the data in the batch processing unit held by the data holding circuit for each of a plurality of area.例文帳に追加

半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイの同時に読み出し或いは書き込みされる一括処理単位の読み出しデータ或いは書き込みデータを保持するデータ保持回路と、前記データ保持回路が保持する一括処理単位のデータ状態を、複数領域に分けて順次判定するデータ状態判定回路とを有する。 - 特許庁

A self-test circuit built-in semiconductor memory 20 comprises a semiconductor substrate, a memory cell array 30 formed on the semiconductor substrate, testing circuits 50, 54 provided on the semiconductor substrate, storing a program, testing a memory cell array conforming to the stored program, and outputting a test result, and a controller 52 provided on the semiconductor substrate and rewriting the contents of programs stored in the test circuits 50, 54.例文帳に追加

自己テスト回路内蔵半導体記憶装置２０は、半導体基板と、半導体基板上に形成されたメモリセルアレイ３０と、半導体基板上に設けられ、プログラムを記憶して記憶されたプログラムにしたがってメモリセルアレイのテストを行ない、テスト結果を出力するためのテスト回路５０，５４と、半導体基板上に設けられ、テスト回路５０，５４に記憶されるプログラムの内容を書き換えるためのコントローラ５２とを含む。 - 特許庁

This system comprises first resistance specification test circuits 108, 300, 400 which are connected to bit lines of a memory array 102, test resistance of each memory cell 310, 410 in the memory array 102, and decide whether the resistance is in a range of the highest limit and the lowest limit or not.例文帳に追加

メモリアレイ１０２のビット線に連結し、メモリアレイ１０２内の各メモリセル３１０、４１０の抵抗を試験し、その抵抗が所定の上限および下限内にあるか否かを決定する第１の抵抗仕様試験回路１０８、３００、４００を含んでいる磁気抵抗メモリアレイ集積回路用の組み込み自己試験システムを提供する。 - 特許庁

An information storing device o8 comprises memory cells 12 constituting a resistance intersection array 10, a sense amplifier 24 for detecting a resistance state of the memory cell 12 selected in the array 10, and a switch 30 for pulling up an input of the sense amplifier 24 to fixed voltage.例文帳に追加

抵抗交差点アレイ１０をなすメモリ・セル１２と、アレイ１０内の選択されたメモリ・セル１２の抵抗状態を検知するためのセンス・アンプ２４と、センス・アンプ２４の入力を一定の電圧までプル・アップするためのスイッチ３０とを含んでなることを特徴とする情報記憶デバイス８を提供する。 - 特許庁

To perform a read or a write of a plurality of bytes by one time access even in a memory array constitution in which two bits are accumulated in one memory cell, and to make this memory array usable for every system while increasing the read speed by using a sense amplifier not precharged which is the read system with furthermore high speed.例文帳に追加

１メモリセルに２ビットを蓄積するメモリアレイ構成においても、１回のアクセスで複数バイトを読出し又は書込みすることができ、また、さらなる高速読出し方式であるプリチャージしないセンスアンプを使用することで、読出しの高速化とともに、あらゆるシステム用途にこのメモリアレイを使用可能とする。 - 特許庁

When the size of seed cells to constitute an array is smaller than the threshold, a plurality of seed cells are gathered in the direction where the size of cells is less than the threshold so as to define a new seed cell having a size larger than the threshold (step 203), and an array is again defined as repetition of the newly defined seed cells (step 204).例文帳に追加

アレイを構成するたねセルのサイズがしきい値以下である場合に、サイズがしきい値以下である方向に、たねセルを複数まとめてしきい値以上のサイズを有する新たなたねセルを定義し（ステップＳ２０３）、新たに定義されたたねセルの繰り返しとしてアレイを定義し直す（ステップＳ２０４）。 - 特許庁

The memory cells arranged in an array form comprise memory cells, each having a cylindrical information storage electrode 13 and having a capacitor with a larger capacitance, memory cells each having a cylindrical information storage electrode 14 and having a capacitor with a smaller capacitance, and these are arranged within the memory cell array in a ratio of 1:2.例文帳に追加

アレイ状に配列されたメモリセルには、円筒型の情報蓄積電極１３を有し電気容量が大きなキャパシタを有するメモリセルと、円柱型の情報蓄積電極１４を有し電気容量が小さなキャパシタを有するメモリセルとが含まれ、これらは１：２の割合でメモリセルアレイ内に配置される。 - 特許庁

To realize an array having a high degree of integration while maintaining a proper retrieval speed in a T-CAM array which is constituted by a ternary dynamic CAM cell using a plurality of transistors by performing a refresh operation while reading stored information onto a match line employing a current path similar to the current path of a retrieval operation.例文帳に追加

本発明の課題は、複数のトランジスタを用いたターナリダイナミックＣＡＭセルで構成されるＴ−ＣＡＭアレイにおいて、検索動作と同様の電流経路を用いて記憶情報をマッチ線に読み出しながらリフレッシュ動作を行うことにより、検索速度を維持しつつ、集積度の高いアレイを実現することである。 - 特許庁

To provide a manufacturing method for a matrix for a microlens array, which enables the manufacture of the matrix for the microlens array, composed of a unit cell with curvature controlled with an extremely high degree of accuracy, on a conventionally unrealizable large-area substrate by solving the problem of roughening of a substrate surface, as a defect in laser ablation.例文帳に追加

レーザーアブレーションにおける欠点である基板表面の粗面化を解決し、従来は不可能であった大面積基板上に極めて高精度に制御された曲率を持った単位胞から成るマイクロレンズアレイ用母型の作製を可能とするマイクロレンズアレイ用母型の製造方法を提供するものである。 - 特許庁

This substrate includes many array cells including respective display areas, non-display area surrounding edges of the display areas, and pad areas surrounding portions of the edges of the non-display areas, many MPS pads, and an MPS wire which connect the MPS pads and array cells one to one through the non-display area of at least one adjacent array cell.例文帳に追加

本発明は各々表示領域と、表示領域の縁を囲む非表示領域と、非表示領域の縁一部を囲むパッド領域を含む多数のアレイセルと；多数のＭＰＳパッドと；少なくとも一つの隣接するアレイセルの非表示領域を通して、ＭＰＳパッドとアレイセルを一対一で対応させて連結するＭＰＳ配線を含む表示装置用基板及びこれの製造方法を提供する。 - 特許庁

The semiconductor storage device includes a memory cell array MA having memory cells MC arranged therein at respective intersections between bit lines BL and word lines WL, a plurality of memory blocks 1 in which the memory cell arrays MA are laminated, and a control circuit configured to apply a voltage to a selected memory cell MC positioned at an intersection between the selected bit line BL and the selected word line WL so that a certain potential difference is applied thereto.例文帳に追加

半導体記憶装置は、メモリセルＭＣがビット線ＢＬ及びワード線ＷＬの交差部に配置されたメモリセルアレイＭＡと、メモリセルアレイＭＡが積層された複数のメモリブロック１と、選択ビット線ＢＬ及び選択ワード線ＷＬの交差部に配置された選択メモリセルＭＣに所定の電位差がかかるよう電圧を印加する制御回路とを備える。 - 特許庁

This flash memory device includes a cell array including a plurality of memory cells belonging to either of a first region and a second region, and a read-out voltage adjusting part which decides read-out voltage for reading first data stored in the memory cell belonging to the first region while referring to the second data read from the memory cell belonging to the second region.例文帳に追加

本発明によるフラッシュメモリ装置は、第１領域及び第２領域のうち、何れか一つに属する複数のメモリセルを含むセルアレイと、前記第２領域に属するメモリセルから読み出された第２データを参照して前記第１領域に属するメモリセルに格納された第１データを読み出すための読み出し電圧を決める読み出し電圧調整部と、を含む。 - 特許庁

A plurality of BLC generating circuits 4 are provided correspondingly to respective control areas CA of the memory cell array 1, each of BLC generating circuits inputs the potential of a cell source line CELSRC in a corresponding control area, then individually generates and outputs the bit line control signal BLC in each control area in accordance with input voltage of the cell source line CELSRC in each control area.例文帳に追加

ＢＬＣ発生回路４は、メモリセルアレイ１の各制御領域ＣＡに対応して複数設けられ、各ＢＬＣ発生回路が、対応する制御領域内のセルソース線ＣＥＬＳＲＣの電位をそれぞれ入力し、入力された各制御領域内のセルソース線ＣＥＬＳＲＣの電圧に応じて各制御領域内のビット線制御信号ＢＬＣを個別に生成し出力する。 - 特許庁

To provide a non-volatile semiconductor memory in which high speed and low power consumption data read can be performed, a high speed read region and a low power consumption read region can be set freely for a memory cell array.例文帳に追加

高速・低消費電力読み出しを可能とし、且つメモリセルアレイに対して高速読み出し領域・低消費電力読み出し領域を自由に設定可能な不揮発性半導体記憶装置を提供する。 - 特許庁

A SDRAM 10 has a timing controller 1, a row address decoder 2, a column address decoder 3, a memory cell array 4, a read/write controller 5, I/O buffers 60, 690, 6180, 6270, and I/O terminals 70, 790, 7180, 7270.例文帳に追加

ＳＤＲＡＭ１０は，タイミングコントローラ１，ロウアドレスデコーダ２，カラムアドレスデコーダ３，メモリセルアレイ４，リード／ライトコントローラ５，Ｉ／Ｏバッファ６_０，６_９０，６_１８０，６_２７０，およびＩ／Ｏ端子７_０，７_９０，７_１８０，７_２７０を有する。 - 特許庁

The number of simultaneous activities at the refresh of a memory cell array is kept as it is by setting an internal test mode, and at the refresh operation of a DRAM, the operation is carried out by an externally inputting address signal not an internally generating address signal.例文帳に追加

内部のテストモードを設定することで、メモリセルアレイのリフレッシュ時の同時活性数をそのままで、ＤＲＡＭのリフレッシュ動作時には、内部発生アドレス信号ではなく外部入力アドレス信号によって動作を行う。 - 特許庁

MSC receives the data message from each reporting device which is operated in the cover area of a cell array via the cellular network control channel and transfers the data message to the data collecting system via the first communication link.例文帳に追加

ＭＳＣは、データ・メッセージをセルラ・ネットワーク制御チャネルを介して、セルの配列のカバー領域内で動作している報告装置から受信し、データ・メッセージを第一通信リンクを介してデータ収集システムへ転送する。 - 特許庁

As the boosting circuits 120A, 120B and the lines 130A, 130B to be boosted are provided for each memory cell array, capacity of lines 130A, 130B to be boosted is made 1/2, and current consumption is reduced.例文帳に追加

メモリセルアレイごとに昇圧回路１２０Ａ、１２０Ｂ及び被昇圧ライン１３０Ａ、１３０Ｂを設けたため、被昇圧ライン１３０Ａ、１３０Ｂの容量が１／２となり、消費電流も低減することができる。 - 特許庁

When binary data is read out from one page of the memory cell array 21, a voltage generating circuit 31 generates read-out voltage being lower than read-out voltage when multi-level data is read out, and supplies it to a word line of a non-selection page.例文帳に追加

電圧発生回路３１は、メモリセルアレイ２１の１つのページから２値データを読み出すとき、多値データを読み出すときの読み出し電圧より低い読み出し電圧を発生し、非選択ページのワード線に供給する。 - 特許庁

To provide a semiconductor storage capable of reducing power consumption by charge/discharge currents, such as a bit line, and power consumption by the gate leak current of a memory cell in a unselective array.例文帳に追加

ビット線などの充放電電流による消費電力を低減させるとともに、非選択列におけるメモリセルのゲートリーク電流による消費電力を低減させることも可能な半導体記憶装置を提供する。 - 特許庁

To restrain removal of an isolation insulating film of a memory cell array region in an MOS-type semiconductor memory device, set an overlap between an isolation insulating film and a contact pad minimum, and restrain increase of a chip area.例文帳に追加

ＭＯＳ型半導体記憶装置においてメモリセルアレイ領域の素子分離絶縁膜が掘れるのを抑制し、素子分離絶縁膜とコンタクトパッドとのオーバーラップを最少に設定し、チップ面積の増大を抑制する。 - 特許庁

A battery pack main body 1 comprises a unit cell group 20 composed of an array of square-shaped unit cells 21-24, holder members 31-33 which retain the positions of each of the unit cells, lead plates 41-46, and a circuit board 50, etc.例文帳に追加

パック電池本体１は、角形の素電池２１〜２４が配列されてなる素電池群２０、素電池同士の位置を保持するホルダ部材３１〜３３、リード板４１〜４６、回路基板５０等で構成される。 - 特許庁

As a condition of creating the two-dimensional code, the length [pixels] of one side of a cell, information representing the array of cells, image data representing the shapes of picking symbol parts SS, SE and numeric data representing a card ID are taken from the external.例文帳に追加

二次元コードの作成条件として、セルの一辺の長さ［pixels］と、セルの配列を表す情報と、切り出し用シンボル部ＳＳ，ＳＥの形状を表す画像データと、カードＩＤを表す数字データを外部から取り込む。 - 特許庁

A semiconductor storage device comprises a memory cell array 23, a Y decoder circuit 21, an X decoder circuit 22, a sense amplifier circuit 24, a Y gate circuit 25, a high voltage generation circuit 2, a high voltage regulating circuit 30, and a voltage adjustment circuit 30A.例文帳に追加

メモリセルアレイ２３、Ｙデコーダー回路２１、Ｘデコーダー回路２２、センスアンプ回路２４、Ｙゲート回路２５、高電圧発生回路２、高電圧レギュレート回路３０、電圧調整回路３０Ａなどで構成される。 - 特許庁

The semiconductor storage device includes a memory cell array (MCA), a first buffer (RXK), a second buffer (RXC), first circuits (101, 102, 103), a second circuit (104), a first DLL circuit (RXDLL), and a second DLL circuit (TXDLL).例文帳に追加

メモリセルアレイ（ＭＣＡ）、第１バッファ（ＲＸＫ）、第２バッファ（ＲＸＣ）、第１回路（１０１，１０２，１０３）、第２回路（１０４）、第１ＤＬＬ回路（ＲＸＤＬＬ）、及び第２ＤＬＬ回路（ＴＸＤＬＬ）を設ける。 - 特許庁

A crossbar switch 202 is provided for switching an address to a defective cell in the array of the first memory unit 201 to the second memory unit 201 to access a selected one of the redundant cells.例文帳に追加

第１のメモリユニット２０１のアレイにおける欠陥セルに対応するアドレスを第２のメモリユニット２０１へと切り替えて、冗長セルの中から選択されたあるセルへとアクセスするためのクロスバースイッチ２０２が設けられる。 - 特許庁

A memory cell array 12 comprises plural main word lines MW, plural sub-word lines SW corresponding to each main word line, and sub-word lines SW in the direction of column, and is divided into plural sub-arrays 13A-13H.例文帳に追加

メモリセルアレイ１２は複数のメインワード線ＭＷと、各メインワード線に対応する複数のサブワード線ＳＷとを含み、列方向のサブワード線ＳＷを含んで複数のサブアレイ１３Ａ〜１３Ｈに分割されている。 - 特許庁

Thereafter, a tunnel insulating film 7 for the nonvolatile memory transistor is formed on the silicon substrate 1, it is left in the cell array region and removed and a gate insulation film 10 for the high-voltage system transistor is formed in a peripheral circuit region.例文帳に追加

その後、シリコン基板１に、不揮発性メモリトランジスタ用のトンネル絶縁膜７を形成し、これセルアレイ領域に残して除去して、周辺回路領域に高電圧系トランジスタ用のゲート絶縁膜１０を形成する。 - 特許庁

The semiconductor memory device includes: word lines WL; a memory cell array 10 constituted of a plurality of memory cells MC; global bit lines GBL; a global sense amplifier 11; local bit lines LBL; and a local sense amplifier 12.例文帳に追加

本発明の半導体記憶装置は、ワード線ＷＬと、複数のメモリセルＭＣからなるメモリセルアレイ１０と、グローバルビット線ＧＢＬと、グローバルセンスアンプ１１と、ローカルビット線ＬＢＬと、ローカルセンスアンプ１２を備えている。 - 特許庁

The memory is provided with a memory array 1 which includes a bit line BL, a word line WL which is arranged to cross the bit line BL and a memory cell which is connected between the bit line BL and the word line WL.例文帳に追加

このメモリは、ビット線ＢＬと、ビット線ＢＬと交差するように配置されたワード線ＷＬと、ビット線ＢＬとワード線ＷＬとの間に接続されたメモリセルとを含むメモリセルアレイ１を備えている。 - 特許庁

The memory cell array of the semiconductor device includes local bit lines LBL1-LBL4 and global bit lines GBL1-GBL4, switches S1, S2, sense amplifiers SA1, SA2 on both sides, and switches S3, S4.例文帳に追加

本発明の半導体装置のメモリセルアレイにおいて、ローカルビット線ＬＢＬ１〜ＬＢＬ４及びグローバルビット線ＧＢＬ１〜ＧＢＬ４と、スイッチＳ１、Ｓ２と、両側のセンスアンプＳＡ１、ＳＡ２と、スイッチＳ３、Ｓ４を備えている。 - 特許庁

The memory cell array includes a plurality of memory cells respectively arranged at a plurality of word lines, a plurality of bit lines crossing the plurality of word lines, and intersections between the plurality of word lines and the plurality of bit lines.例文帳に追加

前記メモリセルアレイは、複数のワード線、前記複数のワード線に交差する複数のビット線、及び、前記複数のワード線と前記複数のビット線との交差部にそれぞれ設けられた複数のメモリセルを有する。 - 特許庁

When the device has constitution in which a memory cell array is arranged so as to surround a central region in which peripheral circuits and pads are arranged, the pads receiving addresses A0-A12, BA1, BA0 are divided and arranged easily.例文帳に追加

周辺回路およびパッドが配置される中央領域を取り囲むようにメモリアレイが配置される構成を有する場合、アドレスＡ０〜Ａ１２，ＢＡ１，ＢＡ０を受けるパッドは２列に分割配置することが容易になる。 - 特許庁

To provide an ultrasonic transducer cell capable of transmitting/receiving an ultrasonic wave of sufficient sound pressure while reducing a DC bias voltage, an ultrasonic transducer element, an ultrasonic transducer array and ultrasonic diagnostic apparatus.例文帳に追加

ＤＣバイアスを低減させつつ十分な音圧の超音波を送受信することが可能な超音波振動子セル、超音波振動子エレメント、超音波振動子アレイ及び超音波診断装置を提供する。 - 特許庁

This flash memory device includes a cell array including a plurality of word lines, and a voltage supplying and selecting portion for supplying at least two voltages different from each other to the plurality of word lines during the erasing operation.例文帳に追加

本発明のフラッシュメモリ装置は、複数のワードラインを有するセルアレイと、消去動作時に、前記複数のワードラインに少なくとも２個の互いに異なる電圧を提供する電圧供給及び選択部と、を備える。 - 特許庁

A memory cell array 1 comprises a plurality of memory cells arranged in a matrix and having first memory cells for storing writing data and second memory cells for storing error correction check bits for the data stored in the first memory cells.例文帳に追加

メモリセルアレイ１は、複数のメモリセルがマトリクス状に配列され、書き込みデータを記憶する第１のメモリセルと第メモリセルのデータに対して誤り訂正用の検査ビットを記憶する第２のメモリセルを有する。 - 特許庁

To provide an organic photoelectric conversion element that has a high curve factor, open voltage and photoelectric conversion efficiency, and is excellent in durability, and to provide a solar cell and an optical sensor array in which the organic photoelectric conversion element is incorporated as a component.例文帳に追加

高い曲線因子、開放電圧及び光電変換効率を有し、かつ耐久性に優れた有機光電変換素子と、それを構成要素として組み込んだ太陽電池及び光センサアレイを提供する。 - 特許庁

To provide a method of designing a large-scale photovoltaic power generation system capable of remarkably rationalizing a rack specification by reducing wind pressure acting on a solar cell array by an inexpensive structure with excellent reliability.例文帳に追加

本発明は、安価かつ信頼性に優れた構成で太陽電池アレイに作用する風圧を低減し、架台仕様を大幅に合理化できる大規模太陽光発電システムの設計法を提供することにある。 - 特許庁