「cell array」に関連した英語例文の一覧と使い方(45ページ目) - Weblio英語例文検索

To provide a mounting structure, capable of reducing a memory size and sufficiently ensuring the interval between a word line and first and second charge accumulation sections for recording information for changing a memory cell into an array for a memory, that can make a semiconductor non-volatile memory cell operate by a simpler method and can reduce the manufacturing cost.例文帳に追加

半導体不揮発性メモリセルをより簡便な方法で動作させることができ、かつ製造コストの低減が可能であるメモリについて、メモリサイズの低減化とともに、ワード線と、情報を記録する第１及び第２電荷蓄積部との間隔を十分に確保してメモリセルをアレイ化できる実装構造を提供する。 - 特許庁

A control unit 20 stores a data unit input finally among a plurality of data units constituting one reception unit in a memory cell with a first address in a memory array 2, and stores a data unit input previous to the data unit finally input in another memory cell with a second address different from the first address.例文帳に追加

制御部２０は、１受信単位を構成する複数のデータユニットのうち、最後に入力されたデータユニットをメモリアレイ２内の第１のアドレスのメモリセルに格納し、最後に入力されたデータユニットに先行して入力されたデータユニットをメモリアレイ内の、第１のアドレスとは別の第２のアドレスのメモリセルに格納する。 - 特許庁

A cell block MCBij constituted so that a plurality of unit cells in which both ends of a ferroelectric capacitor are connected to a source and a drain of a transistor are connected in series, one end is connected to a first terminal A through a selection gate and the other end is connected to a second terminal are arranged in a matrix state, so that a cell array 1 is constituted.例文帳に追加

トランジスタのソース、ドレインに強誘電体キャパシタの両端を接続してなる複数のユニットセルが直列接続され、その一端が選択ゲートを介して第１の端子Ａに接続され他端が第２の端子Ｂに接続されて構成されたセルブロックＭＣＢｉｊがマトリクス配列されてセルアレイ１が構成される。 - 特許庁

In a NAND type flash memory in which a memory cell array 1 is provided in a p-well 13, a positive voltage is applied to a source line SL consisting of n+ type diffusing layers or a negative voltage is applied to the p-well 13 at the time of erasing verifying operation by which threshold voltage of a memory cell in an erasing state is judged.例文帳に追加

ｐウェル１３中にメモリセルアレイ１が設けられたＮＡＮＤ型フラッシュメモリにおいて、消去状態のメモリセルのしきい値電圧を判定する消去ベリファイ動作時に、ｎ^+ 型拡散層からなるソース線ＳＬに正の電圧を印加するか、または、ｐウェル１３に負の電圧を印加する。 - 特許庁

In this refresh control method of a graphics memory provided with a memory cell array 50 which is separated into a frame buffer area 40 performing a screen refresh operation and a DRAM refresh data storage area 42 performing a DRAM refresh operation, the memory array of the DRAM refresh data storage area 42 other than the frame buffer area 40 is refreshed in accordance with a DRAM refresh control signal REF.例文帳に追加

スクリーンリフレッシュ動作を行うフレームバッファ領域４０とDRAMリフレッシュ動作を行うDRAMリフレッシュデータ貯蔵領域４２に分離されたメモリセルアレイ５０を具備したグラフィックメモリ装置のリフレッシュ制御方法であって、DRAMリフレッシュ制御信号ＲＥＦに応じてフレームバッファ領域４０を除いたDRAMリフレッシュデータ貯蔵領域４２のメモリセルアレイをリフレッシュする。 - 特許庁

The image processing unit 1 includes at least one cell substrate 11 which has on a circuit board a microprocessor, a logic array, a memory device, a connection means for connecting them, and at least one external connection terminal for inputting/outputting an external signal, and has software built in the microprocessor and the logic array determine a processing content of data.例文帳に追加

画像処理ユニット１は、配線基板の上にマイクロプロセッサ、ロジックアレイ、メモリ装置及びこれらを接続する接続手段と外部信号入出力のための少なくとも１つの外部接続端子とを有し、前記マイクロプロセッサ及び前記ロジックアレイに組み込まれるソフトウェアによりデータの処理内容が決定される少なくとも１つのセル基板１１を具備する。 - 特許庁

The changing step includes: a step for determining a history read reference level of a group of history cells associated with a group of memory cells of a nonvolatile memory cell array; a step for allowing correct reading of the group of history cells; a step for selecting a memory read reference level according to the first read reference level, and a step for reading the nonvolatile memory array cells.例文帳に追加

変更ステップは、不揮発性メモリセルアレイのメモリセルのグループと関連付けられた履歴セルのグループの履歴読出し基準レベルを決定する段階と、履歴セルのグループの正確な読出しを可能にする段階と、第１の読出し基準レベルに応じてメモリ読出し基準レベルを選択する段階と、不揮発性メモリアレイのセルを読出す段階とを含む。 - 特許庁

This light emitting device includes a light emitting cell block having a plurality of light emitting cells arranged in an array-like shape and serially connected to one another; and a bridge rectifying circuit including first to fourth diode blocks each having a plurality of diodes serially connected to one another, wherein the first to fourth diode blocks are adjacent to the light emitting cell block and arranged by surrounding the light emitting cell block.例文帳に追加

本発明による発光素子は、アレイ状に配置され且つ直列に連結された複数個の発光セルを有する発光セルブロックと、直列に接続された複数のダイオードをそれぞれ有する第１から第４ダイオードブロックを有するブリッジ整流回路とを備え、前記第１から前記第４ダイオードブロックは前記発光セルブロックに隣接し前記発光セルブロックを取り囲んで配置されている。 - 特許庁

The horizontal stripe type solid-oxide fuel cell bundle is constituted to insert each protrusion of an insulating spacer 21 having irregularity on a surface held fixedly to supports 20 provided in array-directional both ends of horizontal stripe type solid-oxide fuel cell stacks 100, into a clearance between the horizontal stripe type solid-oxide fuel cell stacks adjacent to each other, and each protrusion of the insulating spacer fixes an interstack connection member.例文帳に追加

横縞型固体酸化物形燃料電池バンドルは、横縞型固体酸化物形燃料電池セルスタック１００の配列方向の両端に設けられた支持体２０に固定保持された表面に凹凸を有する絶縁性スペーサー２１の各凸部が、互いに隣接する横縞型固体酸化物形燃料電池セルスタック間の隙間に挿入され、絶縁性スペーサーの各凸部がスタック間接続部材を固定する。 - 特許庁

After a CPU 102 writes data to a memory cell in a memory cell array 103, the data are read and verified and when the data are discrepant, the CPU supplies a phase program signal FP to a phase program part 109, which programs a defective address in a phase part and substitutes a spare memory for the memory cell where the defect occurs according to the address programmed in the phase part.例文帳に追加

ＣＰＵ１０２からメモリセルアレイ１０３中のメモリセルにデータを書き込んだ後、このデータを読み出してベリファイを行い、不一致のときに上記ＣＰＵからフューズプログラム部１０９にフューズプログラム信号ＦＰを供給し、上記フューズプログラム部でフューズ部に不良アドレスをプログラムし、上記フューズ部にプログラムされたアドレスに基づいて、不良が発生したメモリセルをスペアメモリセルに置換することを特徴としている。 - 特許庁

After a memory transistor and a selection transistor are formed in a memory cell array area and a transistor is formed in a peripheral area on a wafer 10, an interlayer dielectric is formed from BPSG films 27 and 40 so as to cover the whole.例文帳に追加

半導体基板１０上のメモリセルアレイ領域に、メモリセルトランジスタ及び選択トランジスタを、周辺領域にトランジスタを形成した後、全面を覆うようにＢＰＳＧ膜２７、４０により層間絶縁膜を形成する。 - 特許庁

To provide a semiconductor memory and a semiconductor device in which the matching distance of contact hole opening lithography and gate electrode forming lithography is not required to be secured and the area of a cell array and the like can be reduced, and to provide manufacturing methods for these.例文帳に追加

コンタクトホール開口のリソグラフィとゲート電極形成のリソグラフィの整合距離を確保する必要がなく、セルアレイなどの面積の縮小が可能な半導体記憶装置、半導体装置とそれらの製造方法を提供する。 - 特許庁

This device is constituted so that an address for block selection selecting plural blocks of a cell array 1 alternatively and successively is generated using a binary counter 14 being cascade-connected conforming to an address for block selection for a single test.例文帳に追加

この発明は、単一のテスト用のブロック選択用アドレスにしたがって、縦続接続されたバイナリカウンタ１４を用いてセルアレイ１の複数のブロックを択一的に順次選択するブロック選択用アドレスを生成するように構成される。 - 特許庁

Each of a plurality of memory cells 100 included in the cell array 101 has a switching element and a capacitative element in which supply, holding and discharge of charge are controlled by the switching element.例文帳に追加

さらに、駆動回路１０２上にセルアレイ１０１が設けられており、セルアレイ１０１が有する複数の各メモリセル１００は、スイッチング素子と、スイッチング素子により電荷の供給、保持、放出が制御される容量素子とを有する。 - 特許庁

When address values that exceed the number of the word lines 3 are designated, the limiting circuit 8 outputs "1" from an unillustrated over output line through the control line 8 to inhibit the data control part 5 from accessing a memory cell in the memory array 2.例文帳に追加

ワード線３数を越えるアドレス値の指定があった場合に、リミッタ回路８が制御線８を介して、不図示なＯＶＥＲ出力線から「１」を出力し、データ制御部５のメモリアレイ２内のメモリセルへのアクセスを禁止する。 - 特許庁

Since the control terminal 113 is isolatedly disposed in a module in such a way that the terminal 113 is electrically independent from the outside connecting terminal of a data recording medium, the second memory cell array connected to the word lines Wi becomes a read-only area.例文帳に追加

この端子１１３はデータ記録メディアの外部接続端子とは電気的に独立に、モジュール内部に孤立するように配設することにより、このワード線Ｗｉと接続された第２のメモリセルアレイは、読取り専用領域となる。 - 特許庁

The nonvolatile semiconductor memory device is equipped with: a memory cell array including a plurality of memory cells to store N value data (N being an integer equal to or larger than 3); and a writing circuit configured to repeatedly execute a writing cycle on a plurality of memory cells until data writing is finished.例文帳に追加

Ｎ（Ｎは、３以上の整数）値のデータを記憶する複数のメモリセルからなるメモリセルアレイと、複数のメモリセルに対して書き込みサイクルをデータ書き込みが終了するまで繰り返し実行する書き込み回路とを備える。 - 特許庁

A memory cell array (MCA) includes memory cells arranged in respective coordinates of orthogonal coordinate faces consisting of first and second axes, and it has a first region (DCA) along an outer circumference and a second region (MCA) located on a side opposite to the outer circumference of the first region.例文帳に追加

メモリセルアレイ（MCA）は、第１、第２軸からなる直交座標面の各座標に配置されたメモリセルからなり、外周に沿った第１領域（DCA）および第１領域の外周と反対側に位置する第２領域（MCA）を有する。 - 特許庁

The non-volatile memory device integrates a memory cell array 2, a voltage generating circuit REG supplying operation voltage Vr to be adjusted to a ward line LWL1, and short circuit detecting circuit 10 in the same chip 100.例文帳に追加

不揮発性メモリ装置は同一チップ（１００）に、メモリセルのアレイ（２）と、選択したワード線（ＬＷＬ１）に被調整動作電圧（Ｖｒ）を供給する電圧発生回路（ＲＥＧ）と、短絡検出回路（１０）とを集積している。 - 特許庁

A memory macro 1 has a memory-cell array 2 containing a plurality of memory cells 3, complementary digit-line pair DTj and DBj connected to the memory cells 3 and a column system peripheral circuit 6 connected to the complementary digit-line pair DTj and DBj.例文帳に追加

メモリマクロ１は、複数のメモリセル３を含むメモリセルアレイ２と、メモリセル３に接続された相補デジット線対ＤＴｊ、ＤＢｊと、相補デジット線対ＤＴｊ、ＤＢｊに接続されたカラム系周辺回路６とを備えている。 - 特許庁

An opening is formed in the first conductive film so that the word lines in the memory cell array forming region are separated and arranged by first dry etching, and the side wall insulating film of the word lines is formed in the opening.例文帳に追加

次に、第１のドライエッチングによってメモリセルアレイ形成領域におけるワード線が互いに離間して配置されるように、第１の導電膜に開口部を形成した後、開口部にワード線の側壁絶縁膜を形成する。 - 特許庁

For an insulated gate type field effect transistor inside a memory cell array (1), the transistor of a gate insulating film (Tox1) thicker than the gate insulating film (Tox2) of the insulated gate type field effect transistor of peripheral circuits (3, 4 and 5) is utilized.例文帳に追加

メモリセルアレイ（１）内の絶縁ゲート型電界効果トランジスタには、周辺回路（３，４，５）の絶縁ゲート型電界効果トランジスタのゲート絶縁膜（Ｔｏｘ２）よりも膜厚の厚いゲート絶縁膜（Ｔｏｘ１）のトランジスタを利用する。 - 特許庁

When the block discriminating signal /BD is asserted, each sub-address discriminating part 133-0 to 133-n performs operation discriminating whether inputted address signals A0Y-AnY indicate a defective part in a memory cell array or not.例文帳に追加

ブロック判定信号／ＢＤがアサートされると各サブ・アドレス判定部１３３−０〜１３３−ｎは，入力されるアドレス信号Ａ０Ｙ〜ＡｎＹがメモリセルアレイにおける不良箇所を示すものか否かを判定する動作を行う。 - 特許庁

The memory cell array is arranged correspondingly to sections of the local bit lines LBL, the local bit lines LBL and the global bit lines GBL are arranged with equal pitch, and the global sense amplifier 11 and the local sense amplifier 12 are arranged with twice pitch of the above pitch.例文帳に追加

メモリセルアレイ１０はローカルビット線ＬＢＬの区分に対応して配置され、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬが等ピッチで配置され、その２倍のピッチでグローバルセンスアンプ１１及びローカルセンスアンプ１２が配置されている。 - 特許庁

To constitute appropriately a chip connection part independently of volume of capacity of a provided memory cell array in a semiconductor memory device which is constituted of semiconductor chips and is stuck on a surface of the other semiconductor chip, and used by joining.例文帳に追加

半導体チップにより構成されて、他の半導体チップの表面に張り合わせ、接合して使用される半導体記憶装置において、備えられるメモリセルアレイの容量の大小に拘わらず、チップ接続部の構成を適切にする。 - 特許庁

Then a block in which data destruction is being caused is previously detected by the cell array for evaluating read-disturb and the switch 4 for data destruction by read-out, and its block position information is imported.例文帳に追加

そして、読み出しによるデータ破壊に対して、上記リードディスターブ評価用セルアレイおよびスイッチ４により、あらかじめデータ破壊が生じつつあるブロックを検知し、そのブロックの位置情報を知らしめることを特徴としている。 - 特許庁

In the reconfiguration of this gate array, an optical memory 3 is arranged on the chip and this optical memory 3 is irradiated with light, and by simultaneously irradiating each of the light receiving elements with optical signals depending on programs, the logic cell is reconfigured.例文帳に追加

このゲートアレイを再構成するに際し、チップ上に光メモリ３を配置し、この光メモリ３に光を照射して、受光素子のそれぞれにプログラムに応じた光信号を同時に照射することにより、ロジックセルを再構成する。 - 特許庁

Accordingly, the memory cell array can operate at the first data transfer rate while allowing the output circuit to output data to an external terminal at the second data transfer rate that is lower than the first data transfer rate, in a test mode of operation.例文帳に追加

これにより、テストモードで、前記メモリセルアレイは前記第１データ転送速度で動作する一方、前記出力回路は前記第１データ転送速度より低い前記第２データ転送速度でデータを前記外部ターミナルに出力しうる。 - 特許庁

The memory cell array 4 stores and holds data in a plurality of magnetoresistive elements connected to a word line WLy (y=0, 1, ..., 2n, 2n+1, ...), and a bit line BLix, and a source line SLix (i=0, 1, ..., m, ..., M; x=0, 1).例文帳に追加

メモリセルアレイ４は、それぞれワード線ＷＬｙ（ｙ＝０，１，…２ｎ，２ｎ＋１，…）、ビット線ＢＬｉｘ及びソース線ＳＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）に接続された複数の磁気抵抗素子に対してデータを記憶保持する。 - 特許庁

A memory cell array, which can be manufactured on an IC semiconductor memory chip, is composed of; memory cells arranged at 256 lines × 8 columns; one line address recorder circuit 44; and eight column writing/reading/deleting sensing circuits 46.例文帳に追加

ＩＣ半導体メモリーチップ上に製造可能なメモリーセルアレーは、２５６行×８列に配置されたメモリーセルと、１個の行アドレスレコーダ回路４４と、８個の列書き込み読み出し消去感知回路４６とで構成されている。 - 特許庁

The array substrate 100 has columnar spacers 31 holding the cell gap between a pair of the substrates and having light shieldability and color filter layers 24 (R, G and B) arranged by each of pixels in a display region 102 for displaying images.例文帳に追加

アレイ基板１００は、画像を表示する表示領域１０２において、一対の基板間のセルギャップを保持するとともに遮光性を有する柱状スペーサ３１と、画素毎に配置されたカラーフィルタ層２４（Ｒ、Ｇ、Ｂ）とを備えている。 - 特許庁

As a mask for forming the lamination gate of a memory cell array is used to perform an SAS etching process, another mask for the SAS etching process is unwanted and a process margin in a bit line contact region can be ensured.例文帳に追加

メモリセルアレーの積層ゲートを形成するためのマスクを用いてＳＡＳエッチング工程を行うので、別途のＳＡＳエッチング工程用のマスクを必要とせず、ビットラインコンタクト領域における工程マージンを確保することができる。 - 特許庁

Moreover, a semiconductor device including a memory cell array can operate stably by making nodes included in first to m-th memory cells connected in series have the same parasitic capacitance value.例文帳に追加

また、メモリセルアレイを有する半導体装置において、直列に接続された第１乃至第ｍのメモリセルに含まれる各ノードに生じる寄生容量の値を同等の値とすることで、安定して動作可能な半導体装置とする。 - 特許庁

To reduce power required for programming or erasing a memory and to achieve a small pitch at a high density by providing a nonvolatile flash memory capable of saving two bits per cell in one NAND array.例文帳に追加

1つのＮＡＮＤアレイにおいてセルあたり２つビットを保存することが可能な不揮発性フラッシュメモリを提供することによって、メモリをプログラミングあるいは消去するのに必要な電力を低減し、高密度で小さなピッチを達成する。 - 特許庁

The semiconductor memory has a burst read-out function for outputting successively data stored in continuous memory regions of a memory cell array provided in synchronization with an input clock and is provided with a cycle count part 51 and a cycle control part 52.例文帳に追加

半導体メモリは、入力されるクロックに同期して備えられたメモリセルアレイの連続するメモリ領域に記憶されているデータを順次出力するバースト読み出し機能を有し、サイクルカウント部５１とサイクル制御部５２とを具備する。 - 特許庁

The read protection is released only when detecting that a specified operation procedure is performed by a rewrite operation detection part 108 for detecting the operation procedure to a memory cell array 121 based on a control signal 811.例文帳に追加

制御信号８１１に基づいてメモリセルアレイ１２１に対する動作手順を検知する書き換え動作検知部１０８において、規定された通りの動作手順が行われたことを検知した場合にのみ読み出しを禁止を解除する。 - 特許庁

To provide a semiconductor memory device in which an electrode at the lower layer section of a cell array section can simultaneously be formed with a gate electrode of a transistor in a peripheral circuit section and resistance of the electrode is low and to provide a manufacturing method of the semiconductor memory device.例文帳に追加

セルアレイ部の下層部分の電極を周辺回路部のトランジスタのゲート電極と同時に形成することができ、且つ、この電極の抵抗が低い半導体記憶装置及びその製造方法を提供する。 - 特許庁

The semiconductor storage circuit 100 includes a memory cell array 110 that has plural multi-bit-type memory cells, multiplexers 120 including two multiplexers MUX0 and MUX1, and sense amplifiers 130 including two sense amplifiers SA0 and SA1.例文帳に追加

半導体記憶回路１００は、マルチビット型のメモリセルを複数備えたメモリセルアレイ１１０、ＭＵＸ０とＭＵＸ１の２つのマルチプレクサを含むマルチプレクサ１２０、ＳＡ０とＳＡ１の２つのセンスアンプを含むセンスアンプ１３０で構成される。 - 特許庁

To provide an organic photoelectric conversion element containing a fullerene derivative which can provide a high fill factor in order to obtain high photoelectric conversion efficiency by a low-band gap polymer, and to provide a solar cell and an optical sensor array.例文帳に追加

低バンドギャップポリマーによって高い光電変換効率を得るために、高い曲線因子を提供しうるフラーレン誘導体を含有する有機光電変換素子、太陽電池及び光センサアレイを提供することである。 - 特許庁

An array electrode 1 in which many catalysts are arrayed so as not to be superposed on each other is produced, and potential sweeping is performed in an electrochemical cell 2 together with a suitable hydrogen ion concentration indicator and an alkaline electrolyte solution in which a fuel grade alcohol is mixed.例文帳に追加

多数の触媒を重ならないよう配列したアレイ電極１を作製し、適切な水素イオン濃度指示薬、および燃料用アルコールを混合したアルカリ電解質溶液とともに、電気化学セル２内で電位掃引を行う。 - 特許庁

In a memory cell array MCA, a plurality of dielectric films comprising a discrete level for storing information as quantity of captured electric charges have a plurality of memory cells laminated between a semiconductor in which a channel is formed and a control electrode.例文帳に追加

メモリセルアレイＭＣＡは、情報を捕獲電荷量として記憶するための離散準位を内部に含む複数の誘電体膜が、チャネルが形成される半導体と制御電極との間に積層されたメモリセルを複数有している。 - 特許庁

A ratio of a parity bit for user data written in a memory cell array 201 is reduced by making the number of bits of data input to the ECC circuit 205 exceed the number of bits of data input from the outside for writing.例文帳に追加

ＥＣＣ回路２０５に入力されるデータのビット数を、書き込みのため外部から入力されるデータのビット数よりも多くすることにより、メモリセルアレイ２０１に書き込まれるユーザデータに対するパリティビットの比率を低減させる。 - 特許庁

The nonvolatile semiconductor storage device comprises a first MOS transistor included in a memory cell array part and a second MOS transistor included in a constant-voltage logic circuit unit situated next to the first MOS transistor on an SOI substrate 1.例文帳に追加

不揮発性半導体記憶装置は、ＳＯＩ基板１上に、メモリセルアレイ部に属する第１のＭＯＳトランジスタと、第１のＭＯＳトランジスタに隣接し、定電圧ロジック回路部に属する第２のＭＯＳトランジスタとを備える。 - 特許庁

A memory cell array is divided into a plurality of blocks, data input/output path is selectively controlled through a predetermined data rate option and inputted addresses to perform data input/output at a x8 or x16 speed in one chip.例文帳に追加

複数のブロックにメモリセルアレイを分割し、指定された倍速オプション及び入力されるアドレスを通じてデータの入出力経路を選択的に制御して一つのチップで×８または×１６のデータ入出力を実行可能にする。 - 特許庁

Further, the solar battery cell array 5a is provided on the reverse side of the optical element 6 while overlapping with the area of the reflecting surface 6a so as to absorb light 9 reflected by the reflecting surface 6a of the optical element 6.例文帳に追加

さらに、前記光学素子６の裏側には、光学素子６の反射面６ａにより反射された光９を吸収するために、反射面６ａの領域と重なるように太陽電池セルアレイ５ａが設けられている。 - 特許庁