「cell buffer」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

A data input buffer 13 and block B1 inverters TF1, TF2 of the block B1 are functioned as a buffer for write-in in a memory cell S of a block B2 of a block B2 and data is written.例文帳に追加

ブロックＢ２のメモリセルＳにはデータ入力バッファ１３とブロックＢ１のインバータＴＦ１，ＴＦ２とが書き込み用バッファとして機能してデータが書き込まれる。 - 特許庁

The data to be written stored in the buffer register from the outside is encoded and overwritten to the buffer register, together with the check bit and is subsequently transferred and written to the memory cell array.例文帳に追加

バッファレジスタに外部から格納された書き込みデータは、エンコードされてバッファレジスタにチェックビットと共に上書きされた後、メモリセルアレイに転送書き込みされる。 - 特許庁

In a memory cell S of a block B3, the data input buffer 13 and inverters TF1, TF2 of the block B1, B2 are functioned as a buffer for write-in and data are written.例文帳に追加

ブロックＢ３のメモリセルＳには、データ入力バッファ１３、ブロックＢ１，Ｂ２のインバータＴＦ１，ＴＦ２がデータ書き込み用バッファとして機能してデータが書き込まれる。 - 特許庁

The data written in the cell buffer are read in prescribed timing and fed to the buffer input output section 32 and a 16/8 parallel conversion section 36 reduces the bit width to a half.例文帳に追加

セルバッファに書き込まれたデータは、所定のタイミングで読み出されてバッファ入出力部に送られ、１６／８パラレル変換部３６においてビット幅が１／２倍される。 - 特許庁

The drive unit 7 is engaged with a buffer unit 8 to be freely slidably along a longitudinal direction, and the buffer unit 8 is engaged with a load cell unit 12 to be freely slidably along a lateral direction.例文帳に追加

駆動ユニット７には前後方向に摺動自在にバッファユニット８を係合させ、バッファユニット８に横方向に摺動自在にロードセルユニット１２を係合させる。 - 特許庁

Furthermore, each of the image transmitters 2-2, 2-3 is provided with a cell reception section and a cell buffer and transmits the ATM cell sent from an upper-steam image transmitter to a downstream image transmitter with the ATM cell generated by its own transmitter.例文帳に追加

また、画像送信装置２−２，２−３に、セル受信部２５とセルバッファ２６とを備え、上流側画像送信装置から送られたＡＴＭセルを、自装置が生成したＡＴＭセルと共に下流側の画像送信装置に送る。 - 特許庁

At the time of discriminating that they are different, a write control circuit 26 makes a cell resident number detection circuit 23 perform control so as not to count the pertinent cell as a resident cell and makes a buffer 22 perform the control so as not to store the pertinent cell.例文帳に追加

異なると判別されたとき、書込制御回路２５は、セル滞留数検出回路２３に、該当するセルを滞留セルとしてカウントしないように、また、バッファ２２に、該当するセルを記憶させないように制御させる。 - 特許庁

A heater 32 is provided near the cell, and operated by supplying power from the buffer 76.例文帳に追加

燃料電池の近傍にはヒータ３２が設けられており、バッファ７６から電力を供給されて動作する。 - 特許庁

A write time managing memory 140 manages the write time in correspondence with each area of the cell buffer.例文帳に追加

セルバッファの各領域と対応づけて、その書き込み時刻を管理する書込時刻管理メモリ１４０を設ける。 - 特許庁

Then the impartiality warrant/high efficiently hybrid type time slot assignment control function 141 informs the output control circuit 703 controlling a cell output from the buffer 701 about the result.例文帳に追加

そして、その結果をバッファ701 からのセル出力を制御する出力制御回路703 に通知する。 - 特許庁

To obtain the substantially correct film thickness of an n-type buffer layer which is one of the films constituting a chalcopyrite solar cell.例文帳に追加

カルコパイライト型太陽電池を構成する膜の１つであるｎ型バッファ層の略正確な膜厚を求める。 - 特許庁

In the method of fabricating the CIGS solar cell, a buffer layer exposing many protrusions is formed.例文帳に追加

本発明によるＣＩＧＳ太陽電池の製造方法は、多数の突起が露出されるバッファー層を形成する。 - 特許庁

To provide an ATM cell buffer wherein management and output considering classes are possible and uselessness is not generated in capacity.例文帳に追加

クラスを考慮した管理・送出ができ、かつ容量に無駄を生じないＡＴＭセルバッファを提供する。 - 特許庁

The data output buffer externally outputs data that are read out from a memory cell in response to the data output clock.例文帳に追加

データ出力バッファはメモリセルから読み出されるデータをデータ出力クロックに応じて外部に出力する。 - 特許庁

A cell outputted from each sub buffer section 32 is given to a collision detection section 15, where the presence of collision is examined, a cell conversion section 19 returns collision information to the buffer control section 34 and a cell with survival information judged to be surviving after collision is fed to a sorter section 25.例文帳に追加

各サブバッファ部３２ａ、３２ｂから出力されるセルは衝突判定部１５で衝突の有無が判定され、セル変換部１９で衝突情報をバッファ制御部３４に返信すると共に、衝突の勝ちと判定した勝ち情報を有するセルをソータ部２５に供給する。 - 特許庁

A cell buffer 24 once stores an ATM cell received by a physical layer interface 12 independently of whether the ATM cell is an ATM cell outputted from a switch interface 22 or an ATM cell addressed to a host CPU 26 and the ATM cell addressed to the host CPU 26 is stored in a temporary RAM 18 in timing managed by a scheduler 16.例文帳に追加

物理層インターフェース１２に入力されたＡＴＭセルを、スイッチインターフェース２２から出力するＡＴＭセルであるかホストＣＰＵ２６宛のＡＴＭセルであるかにかかわらずセルバッファ２４に一旦蓄積し、スケジューラ１６により管理されたタイミングでホストＣＰＵ宛のＡＴＭセルをテンポラリＲＡＭ１８に格納する。 - 特許庁

In layout structure of the semiconductor memory apparatus 100, a memory cell array 1 is held between the input buffer circuit 5 and the output buffer circuit 6 and the bypass line passes through the memory cell array 1, in a flat view.例文帳に追加

半導体記憶装置１００のレイアウト構造では、平面視上、メモリセルアレイ１は入力バッファ回路５と出力バッファ回路６とに挟まれて配置されており、バイパス線はメモリセルアレイ１間を通って配置されている。 - 特許庁

The fuel cell stack 11 formed by laminating several power generating cells 14 is supported by buffer devices in a place for installation.例文帳に追加

複数の発電用のセル１４を積層した燃料電池スタック１１を、緩衝装置によって設置場所に支持する。 - 特許庁

Also, data which cannot be written in a memory cell due to priority of refresh-operation is held temporarily in a write-data buffer 4.例文帳に追加

また、リフレッシュ動作を優先したためメモリセルに書き込むことができないデータをライトデータバッファ４に一時的に保持する。 - 特許庁

A column address buffer 18 generates a column address Yj for a memory cell array 22 according to a column address control signal ϕ3.例文帳に追加

列アドレスバッファ１８は列アドレス制御信号φ３に従ってメモリセルアレイ２２に対する列アドレスＹｊを生成する。 - 特許庁

The display displays the first display icon, when a relating cell is selected for displaying from the three-dimensional buffer.例文帳に追加

表示部は、関係するセルが表示用に３次元バッファから選択されるとき、第１の表示アイコンを表示する。 - 特許庁

The system includes a flash memory (a cell array), a buffer memory, a random data input/output circuit, and a control circuit.例文帳に追加

本発明に従うフラッシュメモリ（セルアレイ）と、バッファメモリと、ランダムデータ入出力回路と、そして制御回路と、を備える。 - 特許庁

Source data 20 to be a source of an encryption key 22 are read from a memory cell array 7 and stored in a buffer area 51.例文帳に追加

暗号化キー２２の元となる元データ２０が、メモリセルアレイ７から読み出されて、バッファ領域５１に格納されている。 - 特許庁

A normal cell discarding mechanism per flow, therefore, operates for the flow using buffer resources most.例文帳に追加

通常のフロー当たりのセル廃棄機構は、これにより、最も大量にバッファリソースを使用しているフローに対して動作する。 - 特許庁

This system includes a flash memory (a cell array), a buffer memory, a random data input/output circuit, and a control circuit.例文帳に追加

本発明に従うフラッシュメモリ（セルアレイ）と、バッファメモリと、ランダムデータ入出力回路と、そして制御回路と、を備える。 - 特許庁

A global write-buffer 12 drives a global data line 13 in accordance with input data <;0>; to be written in a memory cell MC.例文帳に追加

グローバルライトバッファ１２は、メモリセルＭＣに書き込むべき入力データDATA<0>に応じてグローバルデータ線１３を駆動する。 - 特許庁

METHOD AND APPARATUS FOR CONTINUOUSLY FILM-FORMING HIGH-RESISTANT BUFFER LAYER/WINDOW LAYER (TRANSPARENT CONDUCTIVE FILM) OF CIS-BASED THIN FILM SOLAR CELL例文帳に追加

ＣＩＳ系薄膜太陽電池の高抵抗バッファ層・窓層（透明導電膜）連続製膜方法及び製膜装置 - 特許庁

The data multiplexer transfers read-data from a memory cell array selected by the bank selecting signal to the input/output buffer.例文帳に追加

データマルチプレクサは、バンクセレクト信号により選択されたメモリセルアレイからのリードデータを入出力バッファに転送する。 - 特許庁

A bit line of a memory cell array 1 is provided with a page buffer 2 for holding data of one page to be written in a non-volatile memory cell selected by a page address signal.例文帳に追加

メモリセルアレイ１のビット線には、ページアドレス信号により選択される不揮発性メモリセルに書き込むべき１ページ分のデータを保持するためのページバッファ２が設けられる。 - 特許庁

A second conduction type of second base layer (7) and a first conduction type emitter layer (8) are placed in the main cell, and a second conduction type buffer layer (9) is placed in each dummy cell.例文帳に追加

メインセル内に第２導電型の第２ベース層（７）と第１導電型のエミッタ層（８）とが配設され、ダミーセル内に第２導電型のバッファ層（９）が配設される。 - 特許庁

In the main cell, a second base layer 7 of the second conduction type and emitter layer 8 of the first conductive type are installed, and in the dummy cell, a buffer layer 9 of the second conductive type is installed.例文帳に追加

メインセル内に第２導電型の第２ベース層７と第１導電型のエミッタ層８とが配設され、ダミーセル内に第２導電型のバッファ層９が配設される。 - 特許庁

A buffer is provided to all paths from all input ports to all output ports and a fixed length cell as a switching unit is written to the buffer independently by each path.例文帳に追加

本発明は、全入力ポートから全出力ポートまでの全経路にバッファを設け、スイッチング単位である固定長セルは経路毎独立にバッファに書込みが行われるようにしている。 - 特許庁

Thereafter, the storage cell 5, a logical level buffer 4 and an output resistor 7 allow an input end of an input buffer 3 to be maintained at the logical level prior to uncoupling until the contact pin 2 is coupled.例文帳に追加

その後、コンタクトピン２の結合時まで、入力バッファ３の入力端は、記憶素子５，論理レベル出力バッファ４，出力抵抗７により、離脱直前の論理レベルに維持される。 - 特許庁

An auxiliary precharging circuit 10 is installed with respect to a memory cell array part 1, a precharging circuit 4, in which an I/O data bus T and an I/O data bus B as well as a data bus are charged to a VDD level, a write buffer 5, and a read buffer 6.例文帳に追加

メモリセルアレイ部１、Ｉ／ＯデータバスＴ，Ｂ、データバスをＶＤＤレベルに充電するプリチャージ回路４、ライトバッファ５、リードバッファ６に対し、補助プリチャージ回路１０を設ける。 - 特許庁

The data read from the memory cell array is stored in the buffer register, together with the check bit and is then decoded overwritten to the buffer register as correctly read data for outputting to the outside.例文帳に追加

メモリセルアレイから読み出されたデータはチェックビットと共にバッファレジスタに格納され、その後デコードされて正しい読み出しデータとしてバッファレジスタに上書きされた後、外部に出力される。 - 特許庁

To simplify a structure and to improve power generating efficiency by properly disposing a plurality of fuel cell stacks, and fuel buffer tanks and air buffer tanks connected to them.例文帳に追加

複数基の燃料電池スタックと、これらに接続される燃料バッファタンクおよび空気バッファタンクを適正に配置することにより、構造の簡素化と発電効率の向上を図る。 - 特許庁

The cell loss ratio is approximately calculated as a synergetic effect between a cell overflow ratio from a line which is calculated from a parameter related to a cell arrival ratio and line capacity in a step 310 and a cell loss ratio reducing effect by a buffer which is calculated by using a parameter related to burst length and the buffer length of respective priority classes in steps 322, 323.例文帳に追加

セル損失率は，ステップ３１０においてセル到着率に係るパラメータと回線容量から算出された回線からのセル溢れ率，並びにステップ３２２とステップ３２３にてバースト長に係るパラメータと各優先クラスのバッファ長を用いて算出されたバッファによるセル損失率削減効果の相乗効果として近似的に算出される。 - 特許庁

Opposite sides of each n^+ type buffer layer 2 of each IGBT serve as virtual electrodes 11a, 11b, 12a and 12b and one virtual electrode 11b in the n^+ type buffer layer 2 of a cell 1 is connected with one virtual electrode 12a in the n^+ type buffer layer 2 of a cell 2 through a resistor 13.例文帳に追加

各ＩＧＢＴの各ｎ^+型バッファ層２の両側を仮想電極１１ａ、１１ｂ、１２ａ、１２ｂとし、セル１のｎ^+型バッファ層２に備えられた一方の仮想電極１１ｂとセル２のｎ^+型バッファ層２に備えられた一方の仮想電極１２ａとが抵抗１３を介して接続された構成とする。 - 特許庁

When a sent cell is stored in a cell buffer 6, a header identification part 1 confirms that a sent signal sent by a cell connection counter is enabled and sends READY to send to a transmission time calculation part 2.例文帳に追加

セルバッファ６に送出セルが格納されると、ヘッダ識別部１はセル接続カウンタの送出す送出信号がイネーブルであることを確認し、送出時刻計算部２に送信ＲＥＡＤＹを送出する。 - 特許庁

The ATM cell multiplexer section 13 multiplexes received first to n-th buffer output ATM cell signals 113-1 to 113-n and transmits the multiplexed signal to an ATM network as an ATM cell multiplex signal 114.例文帳に追加

ＡＴＭセル多重部１３は受信した第１番目〜第ｎ番目バッファ出力ＡＴＭセル信号１１３−１〜１１３−ｎを多重化し、ＡＴＭセル多重信号１１４としてＡＴＭネットワークへ送出する。 - 特許庁

To provide a device and a method for controlling a cell buffer, in which cell discarding processing can be appropriately executed even on an input cell multiplexing different kinds of packets in an arbitrary timing while reducing circuit scale.例文帳に追加

回路規模を縮小しつつ、異なる種類のパケットが任意のタイミングで多重化された入力セルに対しても適切にセル廃棄処理が行えるセルバッファ制御装置及びセルバッファ制御方法を提供する。 - 特許庁

The programming method of the NOR flash memory includes that data stored in a data buffer are programmed to a memory cell and during a program verification operation, a supply of current from a sense amplifier to the memory cell is controlled in accordance with the data stored in the data buffer.例文帳に追加

ＮＯＲフラッシュメモリ装置のプログラム方法は、データバッファに貯蔵されたデータをメモリセルにプログラムして、プログラム検証動作時に、前記データバッファに貯蔵されたデータに応じて感知増幅器から前記メモリセルへの電流供給を制御する。 - 特許庁

To compactly lay out a load cell detecting a tablet hardness regulation mechanism, a buffer mechanism buffering an impact load applied to the hardness regulation mechanism and a tableting load, and a load cell detecting the set elastic force of the buffer mechanism with simple structure.例文帳に追加

錠剤の硬度調整機構、硬度調整機構に加わる衝撃荷重を緩衝する緩衝機構、打錠荷重を検知するロードセルおよび緩衝機構の設定弾性力を検知するロードセルを簡単な構造でコンパクトにレイアウトする。 - 特許庁

An electrochemical measuring device comprises a cell 5 incorporating a working electrode composed of a counter electrode 3 and a conductive diamond electrode 2, acid adding means for adding an acid to a sample solution and acidic buffer supply means for supplying an acidic buffer into the cell.例文帳に追加

対電極３及び導電性ダイヤモンド電極２からなる作用電極を内蔵するセル５と、試料溶液に酸を添加する酸添加手段と、前記セル内に酸性緩衝液を供給する酸性緩衝液供給手段とを備える。 - 特許庁

A semiconductor memory 1 is provided with a NAND gate 2 for a DRAM, a clock generating circuit 3, an address buffer 4 a row decoder 5, a column decoder 6, an input buffer 10, an output buffer 11, and a memory cell array 8 for a SRAM.例文帳に追加

半導体メモリ１は、ＤＲＡＭ用のＮＡＮＤゲート２、クロック発生回路３、アドレスバッファ４、行デコーダ５、列デコーダ６、入力バッファ１０および出力バッファ１１と、ＳＲＡＭ用のメモリセルアレイ８および入出力制御回路９とを備える。 - 特許庁