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column cellsの部分一致の例文一覧と使い方

該当件数 : 254件

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例文

To provide an electron beam exposure device for quickly producing exposure data for respective column cells, and an electron beam exposure method.例文帳に追加

各コラムセルの露光データを迅速に作成できる電子ビーム露光装置及び電子ビーム露光方法を提供する。 - 特許庁

A memory cell array consists of a plurality of memory cells 20 arranged in the shape of a two-dimensional matrix in a row direction and a column direction.例文帳に追加

メモリセルアレイは、行方向および列方向に２次元マトリクス状に配列された複数のメモリセル２０からなる。 - 特許庁

A read circuit 12 and a write circuit 13 are provided for each of 16 memory cells MCi for composing one column.例文帳に追加

１カラムを構成する１６個のメモリセルＭＣｉ毎に、読み出し回路１２、及び書き込み回路１３が設けられている。 - 特許庁

The memory cells are cross coupled, and each output includes a pair of inverters connected to a path that leads to each of the bit lines and a power switch installed in the path from the power supply potential to the ground potential via each inverter, and column lines arranged corresponding to the columns of the memory cells and selectively activated depending on the results of selecting the column.例文帳に追加

メモリセルは、クロスカップル接続され、各々の出力がビットラインの各々に至る経路に接続される一対のインバータと、各々のインバータを介して、電源電位から接地電位に至る経路に設けられる電源スイッチと、を含む。 - 特許庁

例文

To provide a curable resin composition for column spacers wherein the generation of uneven application is reduced when applied on a substrate with cells bonded on multiple faces, column spacers made by using the curable resin composition for column spacers, and a liquid crystal display element made by using the curable resin composition for column spacers.例文帳に追加

セルが多面付けされた基板上塗布する際に、塗布ムラの発生を低減することのできるカラムスペーサ用硬化性樹脂組成物、該カラムスペーサ硬化性樹脂組成物を用いてなるカラムスペーサ、該カラムスペーサ硬化性樹脂組成物を用いてなるカラムスペーサ及び液晶表示素子を提供する。 - 特許庁

例文

To provide a device intended to generate a sustain signal on columns of cells in a display panel comprising a matrix of display cells that are organized in rows and columns, at least one column driver (Dr) comprising at least two switches (S1 and S2) for applying selectively an input voltage to at least one column of cells (C).例文帳に追加

本発明は、行及び列で編成される表示セルのマトリクスと、選択的に入力電圧をセル（C）の少なくとも一つの列に印加する少なくとも二つのスイッチ（S1、S2）を有する少なくとも一つの列ドライバ（Dr）とを有する表示パネル内のセルの列でサステイン信号を発生しようとする装置に関する。 - 特許庁

When a large classification is specified, since blank column cells in the case of a small classification are filled, the waste (blank column cell) of a display area is reduced and the medical treatment information of the wide range is listed.例文帳に追加

大分類を指定すると、小分類の場合の空欄セルが詰められるため、表示領域の無駄（空欄セル）を低減でき、大範囲の診療情報を一覧できる。 - 特許庁

Sub- column decoders 14 select the respective column selecting lines CL0-CL7 simultaneously when cell information is simultaneously rewritten to all memory cells 10 connected to the selected word selecting line WL.例文帳に追加

サブコラムデコーダ１４は、選択されたワード選択線WLに接続された全ての記憶セル１０に対してセル情報を一括して書き替えるとき、各コラム選択線CL0 〜CL7 を同時選択する。 - 特許庁

Two ferroelectric memory cells (MC) are arranged for every three word lines (WL0-WL5) in the row direction, and two ferroelectric memory cells are arranged for every three bit lines (BL0-BL5) in the column direction.例文帳に追加

強誘電体メモリセル（ＭＣ）を行方向において３本のワード線（ＷＬ０−ＷＬ５）あたり２つ、列方向において３本のビット線（ＢＬ０−ＢＬ５）あたり２つ配置する。 - 特許庁

例文

In the case of the amount column, the judging/right-justifying part 43 edits recognized characters corresponding to respective cells in the right-justified state.例文帳に追加

金額カラムの場合、金額カラム判定／右寄せ部４３は各セルに対応する認識結果文字を右揃えに編集する。 - 特許庁

例文

The first wiring line is connected to a plurality of continuous ones of all the memory cells in the row or column belonging thereto.例文帳に追加

第１配線１２は、これが属するロウ又はカラム内の全てのメモリセルのうち連続する複数のメモリセルに接続される。 - 特許庁

Each of the sensing cells includes a column sensing electrodes and a row sensing electrodes, with the column sensing electrodes of a sensing cell in the same column being electrically coupled together and the row sensing electrodes of the sensing cell in the same row being electrically coupled together as well.例文帳に追加

検出セルのそれぞれは列検出電極と行検出電極を含み、同じ列内の検出セルの列検出電極は互いに電気的に接続され、同じ行内の検出セルの行検出セルも互いに電気的に接続されている。 - 特許庁

The arithmetic and logic units 7-1 to 7-n calculate a row spare line or a column spare line used for substitution of row or column, in which a defective memory cell exists, by different systems from addresses of all defective memory cells and addresses of all row and column spare lines.例文帳に追加

演算回路７−１〜７−ｎは、全ての不良のメモリセルのアドレス，全ての行・列スペアラインのアドレスから、不良のメモリセルのある行または列の代わりとして使用する行スペアラインまたは列スペアラインを、それぞれ異なる方式で算出する。 - 特許庁

In one embodiment, a memory device includes an array of storage cells, a plurality of words lines where each word line corresponds to a row in the array of storage cells, and a plurality of bit lines where each bit line corresponds to a column in the array of storage cells.例文帳に追加

一実施形態において、メモリ素子は、記憶セルの配列と、各々が前記記憶セルの配列における行に対応する複数のワードラインと、各々が前記記憶セルの配列における列に対応する複数のビットラインとを具備する。 - 特許庁

The cells constituting a screen are divided to a plurality of sets each one of which consists of two cells adjacent to each other in a column direction, and matrix display having the set of the two cells as a light emission unit is realized by sequentially performing partial addressing, transfer preparation and transfer.例文帳に追加

画面を構成するセルを列方向に隣り合う２個を１つの組とする複数の組に分け、部分アドレッシング、転写準備、転写を順に行うことによって、２個のセルの組を発光単位とするマトリクス表示を実現する。 - 特許庁

Sensing amplifiers SA_0 to SA_n-1 are provided corresponding to the memory cells 130 of each column that are arranged in the row direction of the storage region 126-1.例文帳に追加

メモリ領域１２６_-1のロウ方向に並ぶ各列のメモリセル１３０に夫々対応して、センスアンプＳＡ_0〜ＳＡ_n-1を配している。 - 特許庁

To suppress corrosion in a resistance welding part at a positive electrode middle pole column and a negative electrode middle pole column, and improve the life-time performance in a lead-acid battery having a connecting part structure between cells.例文帳に追加

セル間接続部構造を有する鉛蓄電池において、正極中間極柱と負極中間極柱との抵抗溶接部における腐食を抑制し、寿命性能を向上させる。 - 特許庁

The dummy memory cell DMC has a dummy memory cell column arranged so as to share a normal memory cell MC and a memory cell column with respect to a plurality of normal memory cells MC arranged in a matrix.例文帳に追加

行列状に配置された複数の正規メモリセルＭＣに対して、ダミーメモリセルＤＭＣは、正規メモリセルＭＣとメモリセル列を共有するように、ダミーメモリセル行を形成するように配置される。 - 特許庁

A memory cell array 5 has memory cells designated by row addresses and column addresses, and a row decoder 3R decodes and supplies a row address to the memory array 5 through a column driver 4R.例文帳に追加

メモリセルアレイ５は、行アドレスおよび列アドレスによって指定されるメモリセルを有しており、行デコーダ３Ｒは、行アドレスをデコードし、列ドライバ４Ｒを介して、メモリセルアレイ５に供給するようになされている。 - 特許庁

An assembled battery 4 which is formed by arranging a plurality of battery cells 5 in a column direction F intersecting a longitudinal direction E of the battery cells 5, and a cell case 6 for holding the assembled battery 4 are housed in a housing 3.例文帳に追加

複数の電池セル５が該電池セル５５の長手方向Ｅと交差する列方向Ｆに配列されてなる組電池４と、該組電池４を保持するセルケース６とを、ハウジング３内に収納する。 - 特許庁

The cell separatory column comprises a base and a case holding the base and includes the 1st region of catching/holding cells and the 2nd region of isolating the cells by external stimulation after caught.例文帳に追加

基材と該基材を保持する筐体からなる細胞分離カラムであって、細胞を捕捉・保持する領域と細胞を捕捉後、外部刺激により細胞を脱離できる領域を有する細胞分離カラム。 - 特許庁

The device has a memory cell array equipped with a plurality of memory cells which are accessed in response to a plurality of word line selecting signals and a plurality of column selecting signals, a row decoder which generates a plurality of word line selecting signals by decoding the row address, and a column decoder which generates a plurality of column selecting signals by decoding the column address.例文帳に追加

複数のワードライン選択信号と複数のカラム選択信号に応答してアクセスされる複数のメモリセルを備えたメモリセルアレイ、ロウアドレスをデコーディングして複数のワードライン選択信号を発生するロウデコーダ、及びカラムアドレスをデコーディングして複数のカラム選択信号を発生するカラムデコーダを備える。 - 特許庁

A cell output part 151 merges the column width and line height of the two generated cell definition information 21 and 23, and calculates the column width and line height of the cells corresponding to the layout positions of the items and overlay, and sets the calculated column width and line height, and generates/outputs a spreadsheet 41 specifying the cells corresponding to the items or overlay.例文帳に追加

セル出力部１５１は，生成した２つのセル定義情報２１，２３の列幅および行高をそれぞれマージし，項目とオーバレイとのレイアウト位置に対応するセルの列幅および行高を計算し，計算した列幅および行高を設定し，項目またはオーバレイに対応するセルを特定したスプレッドシート４１を生成・出力する。 - 特許庁

In a defective address data storing circuit, memory cells being electrically writable and erasable are arranged at rows and columns, plural word lines rw10-rw13 are connected to memory cells of each row respectively, while plural bit lines b10-b17 are connected to memory cells of each column respectively.例文帳に追加

不良アドレスデータ記憶回路において、電気的に書き込み及び消去可能なメモリセルを行と列に配置し、複数のワード線rwl０〜rwl３を各行のメモリセルにそれぞれ接続すると共に、複数のビット線bl０〜bl７を各列のメモリセルにそれぞれ接続する。 - 特許庁

The cells are extended in a two-dimensional arrayal based on the horizontal and vertical connection numbers, the widths and the heights of the cells are obtained from the horizontal and vertical connection numbers, the ruled lines in the horizontal and vertical directions are plotted and also character column information or the like is plotted inside the cells so that tabular format data are displayed (a).例文帳に追加

そして、各セルを２次元配列に展開し、上記横連結数、縦連結数から各セルの幅、高さを求めて横方向の罫線、縦方向の罫線を描画し、各セル内に上記文字列情報、その付加情報を描画する。 - 特許庁

Digital signals D0-D5 are decoded by a column decoder 10 and a row decoder 20 and constant current cells 30 as many as a value (n) thereof are selected.例文帳に追加

ディジタル信号Ｄ０〜Ｄ５は、列デコーダ１０及び行デコーダ２０で解読され、その値ｎと同数の定電流セル３０が選択される。 - 特許庁

Pixel data of one column is stored in a plurality of memory cells 210 corresponding to each divided word line in the vertical direction or horizontal direction.例文帳に追加

各分割ワード線に対応した複数のメモリセル２１０には、例えば水平方向または垂直方向に１列分の画素データを記憶する。 - 特許庁

Each of a plurality of wells of a memory array formation region is formed to be continuous with a corresponding well of memory cells adjoining in a column direction.例文帳に追加

メモリアレイ形成領域の複数のウェルの各々は、列方向に隣接するメモリセルの対応するウェルと連続するように形成される。 - 特許庁

The MTJ memory cells that adjoin each other in the column direction share at least one of the read word line RWL and the write word line WWL.例文帳に追加

列方向に隣接するＭＴＪメモリセルは、リードワード線ＲＷＬおよびライトワード線ＷＷＬの少なくとも一方を共有する。 - 特許庁

The nonvolatile semiconductor memory device includes a column control circuit 2 and a row control circuit 3 applying the prescribed voltage to the memory cells MC.例文帳に追加

不揮発性半導体記憶装置は、メモリセルＭＣに対して所定の電圧を印加するカラム制御回路２及びロウ制御回路３を備える。 - 特許庁

The plurality of fuel cells (4) are arranged in a circumferential direction of the tube-shaped portion (6) and in one column, and electrically connected to each other in series.例文帳に追加

複数の燃料電池セル(4)は、管状部分(6)の周方向に１列に配列されると共に、互いに電気的に直列に接続される。 - 特許庁

The password table 5 has: a password character array 71 wherein cells are arranged in M rows and N columns; M pieces of row direction index information 61 in a row direction; and N pieces of column direction index information 62 in a column direction.例文帳に追加

パスワードテーブル５は、Ｍ行Ｎ列にセルを並べたパスワード文字配列７１と、行方向におけるＭ個の行方向見出し情報６１及び列方向におけるＮ個の列方向見出し情報６２とを有する。 - 特許庁

Thereby, a correction current corresponding to off-leak current of memory cells 1i,j, 5j being connected to the column lines CL1-CLm and the reference column line CLr and not selected is supplied from the PMOS 161-16m, 17.例文帳に追加

これにより、カラム線ＣＬ１〜ＣＬｍ及び基準カラム線ＣＬｒに接続された選択されないメモリセル１_ｉ，ｊ，５_ｊのオフリーク電流に対応する補正電流がＰＭＯＳ１６_１〜１６_ｍ，１７から供給される。 - 特許庁

On the assumption that a shop Y corresponds to a row (j) and the year of '1997' corresponds to a column (k), for example, the sale at the shop Y in the year of 1997 is written in the cells on the row (j) and column (k) of the accumulation matrix.例文帳に追加

例えば、Ｙ店がｊ行に対応し、「１９９７年」がｋ列に対応すると仮定すると、１９９７年度におけるＹ店の売上げは集計マトリックスのｊ行ｋ列のセルに書き込まれる。 - 特許庁

In this way, first pair of two solar cells 1 electrically connected in parallel is electrically connected in series to second pair of two solar cells 1a electrically connected in parallel, in each column.例文帳に追加

このようにして、電気的に並列接続された２つの太陽電池１の第１組と電気的に並列接続された２つの太陽電池１ａの第２組とが各列内で電気的に直列接続される。 - 特許庁

A read word line RWL and a write word line WWL are arranged, corresponding to the row of an MTJ memory cells and a bit line BL and reference voltage wiring SL are arranged corresponding to the column of the MTJ memory cells.例文帳に追加

ＭＴＪメモリセルの行に対応してリードワード線ＲＷＬおよびライトワード線ＷＷＬが配置され、ＭＴＪメモリセルの列に対応してビット線ＢＬおよび基準電圧配線ＳＬが配置される。 - 特許庁

The same data are written in three memory cells M00c, M11c and M22c connected to column lines adjacent to one another and connected to signal lines adjacent to one another in the memory cells arranged in a matrix shape upon data writing.例文帳に追加

書き込み時には、マトリクス状に配列されたメモリセルのうち、互いに隣接する行線及び互いに隣接する信号線に接続される３つのメモリセルＭ００ｃ、Ｍ１１ｃ、Ｍ２２ｃに同一データを書き込む。 - 特許庁

The plurality of sub-bit lines connected to the memory cells 1 in different columns are branched from each main bit line 6, and each source line 11 is commonly connected to the sources of the plurality of memory cells 1 arranged in a column.例文帳に追加

互いに異なる列のメモリセル１に接続する複数の副ビット線は各主ビット線６から分岐しており、各ソース線１１は１列に並ぶ複数のメモリセル１のソースに共通に接続している。 - 特許庁

The dummy cells having the low threshold value voltage and located adjacent to a selection memory cell column are selected and source side local bit lines (SLB0 to SLB3) of the selection memory cell are coupled to global bit lines (GBLm1 to GBL3) through the dummy cells.例文帳に追加

選択メモリセル列に隣接する低しきい値電圧のダミーセルを選択し、その選択メモリセルのソース側ローカルビット線（ＳＬＢ０−ＳＬＢ３）をダミーセルを介してグローバルビット線（ＧＢＬｍ１−ＧＢＬ３）に結合する。 - 特許庁

A BIST circuit 2002 discriminates carrying out of relieving in a spare memory cell row, rather than in a spare memory cell column, when plural defective memory cells are detected in plural memory cells selected en bloc.例文帳に追加

ＢＩＳＴ回路２００２は、一括して選択された複数のメモリセル中に複数の不良メモリセルが検出された場合、予備のメモリセル列ではなく、予備メモリセル行での救済を行なうことを判定する。 - 特許庁

The circuit includes a plurality of sets of storage elements, each set of storage elements are capable of identifying at least one column of memory cells in any block of memory cells as being defective.例文帳に追加

本回路は複数組の格納要素を有しており、格納要素からなる各組はメモリセルからなるいずれかのブロックにおけるメモリセルの少なくとも１つの列が欠陥性であることを識別することが可能である。 - 特許庁

The semiconductor device includes: bit lines (GBLL) connected to memory cells; sense amplifiers (SA) which are amplifiers connected to respective bit lines; local input/output lines (LIOT); input/output ports (IOP) which are local column switches; column selection lines (YS0); and global column switches (Q20, Q21).例文帳に追加

本発明の半導体装置は、メモリセルに接続されたビット線（ＧＢＬＬ）と、各ビット線に接続された増幅器であるセンスアンプ（ＳＡ）と、ローカル入出力線（ＬＩＯＴ）と、ローカルカラムスイッチである入出力ポート（ＩＯＰ）と、カラム選択線（ＹＳ０）と、グローバルカラムスイッチ（Ｑ２０、Ｑ２１）とを備えている。 - 特許庁

2 to 9 of figures for expressing a second hole to a ninth hole are respectively automatically displayed on hole number display cells of a first column-tenth row from a first column-third row by inputting 1 of a figure for expressing a first hole to the hole number display cell of a first column-second row of the table.例文帳に追加

テーブルの第1列第2行のホール番号表示セルに１番ホールを表す数字の１を入力することにより、第1列第３行から第１列第１０行のホール番号表示セルに、それぞれ、２番ホール乃至９番ホールを表す数字の２から９を自動的に表示する。 - 特許庁

A vector generation unit according to an embodiment disclosed in the present specifications generates a plurality of pieces of row-directional vector information including respective row item names and respective cells associated with the respective row item names, and a plurality of pieces of column-directional vector information including respective column item names and respective cells associated with the column item names, on the basis of table information.例文帳に追加

本明細書に開示された実施形態のベクトル生成部は、テーブル情報に基づいて、各行項目名の各々と当該各々の行項目名に関連付けられた各セルとを含む複数の行方向ベクトル情報と、各列項目名の各々と当該各々の列項目名に関連付けられた各セルとを含む複数の列方向ベクトル情報とを生成する。 - 特許庁

To prevent propagation of a soft error between adjoining column groups in a static random access memory comprising a semiconductor substrate on which a first conductivity type common well is formed, and a memory cell array consisting of memory cells arranged in matrix in the common well on the semiconductor substrate, so that a group of memory cells connected with a common bit line while being arranged in the column direction forms a memory cell column.例文帳に追加

第１の導電型の共通ウェルが形成された半導体基板と、前記半導体基板上の前記共通ウェルに行列状に配列されたメモリセルよりなり、列方向に整列して共通のビット線に接続される一群のメモリセルがメモリセルカラムを形成するメモリセルアレイからなるスタティックランダムアクセスメモリにおいて、隣接カラム群間のソフトエラーの伝搬を抑制する。 - 特許庁

Page buffers 100 read data of memory cells 42 in a block unit for each memory cell column in a block to be an object for detecting flag data and latch the data.例文帳に追加