「interlayer isolation」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

A conductive interlayer insulating film 8a is formed on the upper surface of each first conductive layer 3 and isolated by the element isolation insulating film 7.例文帳に追加

導電層間絶縁膜８ａが第一導電層３の頂部上に配置され、素子分離絶縁膜７により分離されている。 - 特許庁

The semiconductor device comprises a semiconductor substrate 20, an element isolation film 21 provided on the semiconductor substrate, an interlayer insulating film 60 and a conductive plug 62.例文帳に追加

半導体基板20、半導体基板に設けられた素子分離膜21、層間絶縁膜60及び導電プラグ62を備えて構成される。 - 特許庁

Thereafter, an interlayer insulation film is formed to cover an isolation region, the Si active layer region, the gate electrode and the sidewall, and a contact hole for electrical connection is made in the interlayer insulation film at a position on the border line of the isolation region and the silicide film.例文帳に追加

次に、前記の素子分離領域，Ｓｉ活性層領域，ゲート電極，サイドウォールを覆うように層間絶縁膜を形成した後、その層間絶縁膜に対し素子分離領域とシリサイド膜との境界線上の位置で電気的接続用のコンタクト孔を開孔する。 - 特許庁

To provide an aqueous dispersing element for chemical mechanical polishing being employed for shrink isolation (trench isolation) or planarization of an interlayer insulating film in fabrication of a semiconductor device and exhibiting excellent planarity of a polished surface.例文帳に追加

半導体装置の製造における微細化素子分離（トレンチ分離）あるいは層間絶縁膜の平坦化のために用いられ、研磨面の平坦性に優れた化学機械研磨用水系分散体を提供する。 - 特許庁

Since the second layer interlayer insulation film is not laminated on the beam part 2B, thermal resistance is increased and thermal isolation is enhanced between the silicon substrate 50a and a diaphragm 3B.例文帳に追加

梁部２Ｂには、２層目層間絶縁膜が積層されることがなく、熱抵抗が高くなり、シリコン基板５０ａとダイアフラム３Ｂの熱分離が向上する。 - 特許庁

A second conductive layer 10 is formed on the conductive interlayer insulating film 8a so that the bottom face of the second conductive layer 10 has contact with the upper end surface of the element isolation insulating film 7.例文帳に追加

第二導電層１０が、底面が素子分離絶縁膜７の上部端面に接し、導電層間絶縁膜８ａ上に配置されている。 - 特許庁

This semiconductor device has a semiconductor substrate 1, isolation insulating body 2, gate electrode 5, coating film 6, interlayer insulating film 9 and sidewall coating film 8.例文帳に追加

半導体装置は、半導体基板１と分離絶縁体２とゲート電極５と被覆膜６と層間絶縁膜９と側壁被覆膜８とを備える。 - 特許庁

To provide a manufacturing method of a flash memory element which can prevent generation of voids in formation of an element isolation film or in formation of an interlayer dielectric.例文帳に追加

素子分離膜の形成時または層間絶縁膜の形成時にボイドの発生を防止することができるフラッシュメモリー素子の製造方法を提供する。 - 特許庁

A temporary element isolation film 45 formed to an element isolation region 13 is removed from the element isolation region 13 for isolating a semiconductor element section 12 formed to the substrate 11, the substrate 11 is heated and treated under the state forming no insulating film in the element isolation region 13 and an interlayer insulating film 41 coating the semiconductor element section 12 while burying the element isolation region 13 is formed.例文帳に追加

基板１１に形成された半導体素子部１２を分離するための素子分離領域１３からその素子分離領域に設けられた仮素子分離膜４５を除去し、素子分離領域１３に絶縁膜が形成されていない状態で基板１１を加熱処理し、その後に半導体素子部１２を覆うとともに素子分離領域１３を埋める層間絶縁膜４１を成膜する。 - 特許庁

The semiconductor device comprises: an element isolation groove formed in the mark portion; an element isolation insulating film formed within the element isolation groove; an etching stopper film covering at least a part of an surface of the element isolation insulating film; an interlayer insulating film formed on the whole surface of the substrate; and a contact hole extending from a surface of the interlayer insulating film to a surface of the substrate.例文帳に追加

活性領域を分離するための素子分離領域を含む回路部と、マーク部とを基板に有する半導体装置であって、該マーク部に形成された素子分離溝と、該素子分離溝内に形成された素子分離絶縁膜と、該素子分離絶縁膜の表面の少なくとも一部を覆うエッチングストッパー膜と、該基板の全面に形成された層間絶縁膜と、該層間絶縁膜の表面から該基板の表面まで達するコンタクトホールと、を備えたことを特徴とする。 - 特許庁

An isolation trench formed in an Si substrate 50 is filled with an SiO_2 film 52 and Poly-Si 54 to form a transistor 56 and an interlayer insulating film 58.例文帳に追加

Ｓｉ基板５０に形成した素子分離用の溝をＳｉＯ_２膜５２とＰｏｌｙ−Ｓｉ５４とで埋め込み、トランジスタ５６および層間絶縁膜５８を形成する。 - 特許庁

A contact hole is penetrated through the interlayer insulating film and reaches the silicide film while one end and the other end of the same are respectively positioned on the silicide film and the element isolation insulating film.例文帳に追加

コンタクトホールは、層間絶縁膜を貫通してシリサイド膜に達し、一端及び他端がシリサイド膜上及び素子分離絶縁膜上にそれぞれ位置する。 - 特許庁

A contact hole 11N is formed selectively penetrating through an interlayer insulating film 10 and the element isolation insulating film 9 between the upper surface of the interlayer insulating film 10 and the upper surface of the SOI layer 4.例文帳に追加

また、コンタクトホール１１Ｎは、ＳＯＩ基板１の素子分離領域において、層間絶縁膜１０の上面とＳＯＩ層４の上面との間で層間絶縁膜１０及び素子分離絶縁膜９を選択的に貫通して形成されている。 - 特許庁

To solve a problem that in an interlayer isolation film of SiOCH film, which is a low dielectric constant film, O_2 ashing resistance is low since a CH_3 group is contained in the film, and adhesion with a SiO_2 film is also low.例文帳に追加

低誘電率膜であるＳｉＯＣＨ膜の層間絶縁膜は、膜中にＣＨ３基が含まれるためにＯ２アッシング耐性が低く、ＳｉＯ２膜との密着性も低い。 - 特許庁

A deep conduction groove 9a is formed as extending from the upper surface of the interlayer dielectric 8a to a depth of halfway of thickness of the substrate 1SA in a region surrounded by the penetrated isolation part 5.例文帳に追加

その後、貫通分離部５で囲まれた領域内に、層間絶縁膜８ａの上面から基板１ＳＡの厚さの途中深さまで延びる深い導通溝９ａを形成する。 - 特許庁

Accordingly, when an interlayer insulating film Z is embedded in the gate electrode isolation region GV on the second gate insulating film 7, it may be embedded up to the top face of the second gate insulating film 7.例文帳に追加

このため、第２のゲート絶縁膜７上のゲート電極分離領域ＧＶに対して層間絶縁膜Ｚを埋込むときには第２のゲート絶縁膜７の上面まで埋込めばよい。 - 特許庁

This device contains a silicon substrate 10 on which a MOS element 14 and an element-isolation region 12 are formed, a first interlayer insulation layer 20 formed on the silicon substrate 10, and a metallic wiring layer 30 (and 50) formed on the first interlayer insulation layer 20.例文帳に追加

多層配線構造を有する半導体装置は、ＭＯＳ素子１４および素子分離領域１２が形成されたシリコン基板１０、シリコン基板の上に形成された第１の層間絶縁層２０、および第１の層間絶縁層より上に形成された金属配線層３０（および５０）を含む。 - 特許庁

The ion isolation area 32 brings a PSG film 13 being an interlayer isolation film into contact with the silicon board 10 through a groove 33 formed on a silicon oxidation film 12, and traverse diffusion to the circuit element area 31 of the alkali ion intruded from a chip edge 21 to the oxidation films 11, 12 is suppressed.例文帳に追加

イオン遮断領域３２は、層間絶縁膜であるＰＳＧ膜１３を、シリコン酸化膜１２に形成した溝３３を介してシリコン基板１０に接触せたもので、チップエッジ２１から酸化膜１１，１２に侵入するアルカリイオンの回路素子領域３１への横方向拡散を抑制する。 - 特許庁

To provide an elevator device for a building of an intermediate base isolation structure absorbing displacement in a specific part of a guide rail, when an interlayer displacement is generated between a high-rise part and a low-rise part.例文帳に追加

高層部と低層部との間で層間変位が生じた場合、ガイドレールの特定部分においてこの変位を吸収することができる中間免震構造の建造物用エレベーター装置を提供する。 - 特許庁

After forming an interlayer insulation film 10 and flattening it, emitter extraction electrodes 21 connected to the emitter layer (n-type diffusion layer 5) are so formed as to be connected to the silicide film 8 on the element isolation film 3.例文帳に追加

そして層間絶縁膜１０を設けて平坦化した後、素子分離膜３の上のシリサイド膜８に接続するように、エミッタ層（ｎ型拡散層５）につながるエミッタ引き出し電極２１を形成する。 - 特許庁

Element isolation layers 210 are formed on a semiconductor substrate 100 having a cell array part and a periphreral circuit part, and an interlayer insulating layer covering a floating gate pattern via tunnel oxide layers 150 is formed.例文帳に追加

セルアレー部及び周辺回路部を有する半導体基板１００上に素子分離層２１０を形成し、トンネル酸化層１５０を介する浮遊ゲートパターンを覆う層間絶縁層を形成する。 - 特許庁

After an interlayer insulating film 10 is provided and planarized, and the lead out electrode 21 connecting with the emitter layer (n-type diffusion layer 5) is provided to connect to the silicide film 8 on the element isolation film 3.例文帳に追加

そして層間絶縁膜１０を設けて平坦化した後、素子分離膜３の上のシリサイド膜８に接続するように、エミッタ層（ｎ型拡散層５）につながる引き出し電極２１が設けられる。 - 特許庁

The method of manufacturing the semiconductor device includes processes of forming an interlayer insulating film 8 on an element isolation film 2 and a semiconductor element; forming a connection hole 8a through the interlayer insulating film 8, which is located on the semiconductor element; and embedding the electrically conductive plug 10 into the connection hole 8a.例文帳に追加

本発明に係る半導体装置の製造方法は、素子分離膜２上及び半導体素子上に層間絶縁膜８を形成する工程と、層間絶縁膜８に、半導体素子上に位置する接続孔８ａを形成する工程と、接続孔８ａに導電プラグ１０を埋め込む工程とを具備する。 - 特許庁

To form a coating film having proper uniform thickness as the interlayer isolation of a semiconductor device and to obtain the film excellent in preservable stability and having excellent specific dielectric, mechanical strength and hygroscopic resistance.例文帳に追加

半導体素子などにおける層間絶縁として、適当な均一な厚さを有する塗膜が形成可能で保存安定性に優れ、しかも塗膜の比誘電率、機械的強度および耐吸湿性などに優れた膜を得る。 - 特許庁

After forming a MOS transistor 12 on a p-type silicon substrate 3 on which an element isolation region 4 is formed, 1st to 3rd interlayer insulating films 13-15 and an etching stopper film 16 are laminated on the substrate 3.例文帳に追加

素子分離領域４を形成したｐ型シリコン基板３上にＭＯＳトランジスタ１２を形成した後、基板３上に第１〜第３の層間絶縁膜１３〜１５およびエッチングストッパー膜１６を積層する。 - 特許庁

In the interlayer insulating film 32, an opening 33 for embedded wiring is etched for forming, while the opening 33 for embedded wiring is laid from the upper part of the diffusion layer 24 to the upper part of the element isolation insulating film 13, and a tungsten film 43 is embedded.例文帳に追加

層間絶縁膜３２に、埋め込み配線用の開口３３を拡散層２４上から素子分離絶縁膜１３上にまたがるようにエッチングにより形成し、タングステン膜４３の埋め込みを行う。 - 特許庁

An interlayer insulating film 15 and a silicon nitride film 16 are laminated on a predetermined region of a semiconductor substrate 11 surrounded by an element isolation insulating film 12, and a lower electrode 17 is formed in a stripe shape on this silicon nitride film 16.例文帳に追加

素子分離絶縁膜１２に囲まれた半導体基板１１の所定領域上に層間絶縁膜１５及びシリコン窒化膜１６が積層され、このシリコン窒化膜１６上に下部電極１７がストライプ状に形成されている。 - 特許庁

The contact hole which is formed in an interlayer insulating film 36 covering a MOS type transistor and a trench isolation structure 41 extends to a part of the source/drain region 34 and a part of the trench isolation structure 41 of the MOS type transistor, and an electrode plug 49 for contact which is in contact with the source/drain region 34 is formed in an aperture part of the contact hole.例文帳に追加

ＭＯＳ型トランジスタおよびトレンチ分離構造４１を覆う層間絶縁膜３６中に形成されたコンタクトホールが、ＭＯＳ型トランジスタのソース・ドレイン領域３４の一部およびトレンチ分離構造４１の一部に達し、その開口部内にソース・ドレイン領域３４に接触するコンタクト用電極プラグ４９が形成されている。 - 特許庁

An MOS transistor is formed din an element region 57 on a silicon substrate 30, an element isolation region 58 for electrically isolating the element region 57 is formed in an STI region 36, and the entirety is coated by an interlayer insulating film 37.例文帳に追加

シリコン基板３０上の素子領域５７にはＭＯＳトランジスタが形成され、この素子領域５７を電気的に分離する素子分離領域５８はＳＴＩ領域３６で形成されており、全体を層間絶縁膜３７が覆っている。 - 特許庁

To provide a polishing agent and a polishing method allowing efficient and uniform polishing at high speed without scratch and also allowing easy process management in the CMP technology of smoothening an interlayer dielectric film, BPSG film, and insulation film for shallow trench isolation.例文帳に追加

層間絶縁膜、ＢＰＳＧ膜、シャロートレンチ分離用絶縁膜を平坦化するＣＭＰ技術において、研磨を研磨傷なく、効率的、高速、均一にかつ研磨プロセス管理も容易に、行うことができる研磨剤及び研磨方法を提供する。 - 特許庁

An interlayer insulating film 15 and a silicon nitride film 16 are laminated on a predetermined region of a semiconductor substrate 11 in which an element isolation insulating film 12 is selectively removed, and a lower electrode 17 is formed in a stripe shape on this silicon nitride film 16.例文帳に追加

素子分離絶縁膜１２を選択的に除去した半導体基板１１の所定領域上に層間絶縁膜１５及びシリコン窒化膜１６が積層され、このシリコン窒化膜１６上に下部電極１７がストライプ状に形成されている。 - 特許庁

To provide a CMP polishing agent capable of efficient and high-speed polishing with reduced influence of pattern density dependency and easy polishing process management without polishing scratches, with respect to CMP technology for smoothening an interlayer dielectric film, a BPSG film, and a shallow-trench-isolation insulation film.例文帳に追加

層間絶縁膜、ＢＰＳＧ膜、シャロートレンチ分離用絶縁膜を平坦化するＣＭＰ技術において、パターン密度依存の影響を少なく、効率的、高速に、研磨傷なく、かつ研磨プロセス管理も容易に、研磨できるＣＭＰ研磨剤を提供する。 - 特許庁

Further, it has impurity capture layers 21, 22, 23, 24 containing both or either of chlorine and fluorine in at least one of the upper layer of the multi component glass substrate 1, the upper layer of the contamination-preventing insulating film 21, the upper layer of the gate insulating film 6, and the upper layer of the interlayer isolation insulating film 8.例文帳に追加

さらに、前記多成分ガラス基板１の上層、前記汚染防止絶縁膜２１の上層、前記ゲート絶縁膜６の上層、前記層間分離絶縁膜８の上層の少なくとも一つに、塩素とフッ素の双方または片方を含む不純物捕獲層２１，２２，２３，２４を有している。 - 特許庁

A first interlayer insulating film 205 is formed on a semiconductor substrate 201 where an element isolation film 202 and a Tr are formed, then a bit line connection hole 206 and a connection conduction pad connection hole 207 are provided, and a first conductive layer is formed and patterned for the formation of a bit line 208 and a connection conduction pad 209.例文帳に追加

素子分離膜２０２とＴｒが形成された半導体基板２０１上に第１層間絶縁膜２０５を形成後、ビット線用接続孔２０６と接続導通パッド用接続孔２０７を形成し、全体の上に第１伝導層を形成しパターニングしてビット線２０８及び接続導通パッド２０９を形成する。 - 特許庁

To provide abrasive and a polishing method that can efficiently remove and make flat the excessive film formation layer of a silicon oxide film and an embedded film, such as metal at a high level and easily control processes in a recess CMP technique, such as shallow trench isolation formation and metal embedded wiring formation, and the planarization CMP technique of an interlayer insulating film.例文帳に追加

シャロー・トレンチ分離形成、金属埋め込み配線形成等のリセスＣＭＰ技術及び層間絶縁膜の平坦化ＣＭＰ技術において、酸化珪素膜、金属等の埋め込み膜の余分な成膜層の除去及び平坦化を効率的、高レベルに、かつプロセス管理も容易に行うことができる研磨剤及び研磨方法を提供する。 - 特許庁

To provide a polishing pad which can carry out polishing rapidly while preventing generation of fine polishing scratches and a manufacturing method of a polishing object by carrying out polishing rapidly while preventing generation of polishing scratches when an interlayer insulation film, a BPSG film, a shallow trench separating isolation film and other polishing object surfaces are flattened by polishing.例文帳に追加

層間絶縁膜、ＢＰＳＧ膜、シャロートレンチ分離用絶縁膜、その他の被研磨物表面を研磨し平坦化するに当たり、微細な研磨傷の発生を抑制しながら、研磨を高速に実施することができる研磨用パッド及び研磨傷の発生を抑制しながら高速に研磨を実施し、被研磨物の製造法を提供する。 - 特許庁

To provide an abrasive and a method of polishing a substrate, which can efficiently perform removal of an excessively formed film layer and planarization of a silicon oxide film and an embedded film of a metal or the like with high-level quality and with easy process control in a recess CMP technology such as for shallow trench isolation formation and for embedded metal wiring formation and in a planarization CMP technology for an interlayer insulation layer.例文帳に追加

シャロー・トレンチ分離形成、金属埋め込み配線形成等のリセスＣＭＰ技術及び層間絶縁膜の平坦化ＣＭＰ技術において、酸化珪素膜、金属等の埋め込み膜の余分な成膜層の除去及び平坦化を効率的、高レベルに、かつプロセス管理も容易に行うことができる研磨剤及び研磨方法を提供する。 - 特許庁

A gate electrode comprising poly-Si 4 and WSi 5 is provided via a gate oxide film 3 in an active region on a semiconductor substrate 1 isolated by an isolation region 2 and a capacity contact hole 8 reaching a diffusion region is formed contiguously to a gate electrode, while being self-aligned in an interlayer insulation film 7 deposited to cover the electrode.例文帳に追加

半導体基板１上の素子分離領域２により分離された能動領域に、ゲート酸化膜３を介して多結晶Ｓｉ４とＷＳｉ５からなるゲート電極を設け、該電極を覆って堆積した層間絶縁膜７に、ゲート電極に対し隣接し自己整合的に形成された拡散領域まで貫通する容量接続孔８を形成する。 - 特許庁

A photoelectric converter comprises: a silicon substrate 1; a photoelectric converting element 5; an antireflection film 9 for preventing incident light from being reflected by a light receiving surface of the photoelectric converting element 5; an element isolation region 2 including an insulator for isolating the photoelectric converting element 5; an interlayer insulating film; multiple transistors; and conductive members electrically connected to active regions of the transistors.例文帳に追加

光電変換装置は、シリコン基板１に、光電変換素子部５と、光電変換素子５の受光面での入射光の反射を防止する反射防止膜９と、光電変換素子５を素子分離するための絶縁体を有する素子分離領域２と、層間絶縁膜と、複数のトランジスタと、トランジスタの活性領域に電気的に接続される導電性部材と、を有する。 - 特許庁