「intermediate logic」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

In this case, the logic level of the NAND circuit 102 is set so as to be higher than an intermediate level, and the logic level of the NOR circuit 103 is set so as to be lower than the intermediate level.例文帳に追加

ここで、ＮＡＮＤ回路１０２のロジックレベルは中間レベルより高く、一方、ＮＯＲ回路１０３のロジックレベルは中間レベルより低く、それぞれ設定されている。 - 特許庁

A dual resolution switch 370 switches signal paths of the intermediate scan signals to logic gates.例文帳に追加

デュアル解像度スイッチ３７０は、論理ゲートへの中間走査信号の信号経路を切り換える。 - 特許庁

An intermediate point result reflecting part 113 simplifies an intermediate cone part determined to be equivalent in a logic cone to be compared.例文帳に追加

中間点結果反映部１１３は、比較対象の論理コーンのうちの、等価であると判定された中間コーン部分を簡単化する。 - 特許庁

The intermediate voltage level may be selected to hold the logic circuitry in a retention mode in which the state is retained in the logic circuitry 4, but processing operations are not performed.例文帳に追加

中間電圧レベルを選択して、論理回路を保持モードで維持してもよく、この状態は論理回路４内で維持されるが、処理動作は行われない。 - 特許庁

The logic gates perform logic operation on an enablement signal and the intermediate scan signals to generate final scan signals used in dual resolution display modes.例文帳に追加

論理ゲートは、イネーブル信号と中間走査信号の論理演算を実行し、デュアル解像度表示モードで用いられる最終的な走査信号を発生させる。 - 特許庁

The logic circuit includes routing logic RL in the intermediate node 206 routing the data packet along the pertinent data route and destination logic DL in the destination node 209 detecting the final destination of the data packet 136.例文帳に追加

論理回路は該データ経路に沿ってデータパケットをルーティングする中間ノード(206)内のルーティングロジック(RL)とデータパケット(136)の最終的な宛先を検出する宛先ノード(209)内の宛先ロシ゛ック(DL)とを含む。 - 特許庁

Interpreters 112-1 and 112-2 respectively process PDL of the logic pages, and form intermediate data.例文帳に追加

インタプリタ１１２−１と１１２−２は、それぞれ論理ページのＰＤＬを処理し、中間データを生成する。 - 特許庁

The other conduction form includes routing logic RL recording in the data packet 136 in the intermediate node.例文帳に追加

他の実施形態はデータパケット(136)中に戻り経路を記録する戻りルーティングロジック(RL)を中間ノード内に含む。 - 特許庁

The logic circuit includes source logic SL arranged in the source node 203 identifying a data route between the source node 203 and the destination node 209 through one or above intermediate nodes.例文帳に追加

前記論理回路は1つ以上の中間ノードを介した個々のソースノード(203)と宛先ノード(209)との間のテ゛ータ経路を識別するソースノード(203)内に配置されたソースロジック(SL)を含む。 - 特許庁

A logic cone comparing part 115 determines whether the intermediate cone is equivalence under the set condition.例文帳に追加

論理コーン比較部１１５は、設定された条件下において、中間コーンが等価であるか否かを判定する。 - 特許庁

An intermediate file generation part 16 generates an intermediate file 17 having the ROM data 15 inserted into the logical source program 11 and a logic composition part 18 converts the intermediate file 17 into connection information 19.例文帳に追加

中間ファイル生成部１６は、前記論理ソースプログラム１１に前記ＲＯＭデータ１５を挿入した中間ファイル１７を生成し、論理合成部１８は中間ファイル１７を結線情報１９に変換する。 - 特許庁

The intermediate signal lines are set as inputs to the logic circuit, and the logic circuit outputs a signal indicating whether or not at least two of the plural input signal lines are set.例文帳に追加

中間信号線は論理回路への入力であり、論理回路は、複数の入力信号線のうち少なくとも２つがセットされているか否かを示す信号を出力する。 - 特許庁

A first program conversion part 12 converts a plant control program into intermediate codes, and also generates intermediate code auxiliary data that associates components on a plant control program (signal, logic operation symbol, and signal line) with the intermediate codes.例文帳に追加

第１プログラム変換部１２は、プラント制御プログラムを中間コードに変換するとともに、プラント制御プログラム上の要素（信号、論理演算シンボル、及び信号線）と中間コードとを対応させる中間コード補助データを生成する。 - 特許庁

Since FETs 18, 19 are switched on, a complementary logic circuit 20 performs logic inversion by inputting an inversion signal of a non-inversion differential input voltage Vinp, and outputs the result to a buffer circuit 6 through an intermediate output node Nc.例文帳に追加

ＦＥＴ１８、１９がオンとなるので、相補型論理回路２０は、非反転差動入力電圧Ｖinpの反転信号を入力して論理反転し、中間出力ノードＮｃを通してバッファ回路６に出力する。 - 特許庁

The X processing part 84 has the same logic circuit as the X processing part 80 and retains the intermediate data Dx retained in the X processing part 80.例文帳に追加

Ｘ処理部８４は、Ｘ処理部８０と同じ論理回路をもち、Ｘ処理部８０が保持していた中間データＤｘを保持している。 - 特許庁

This device is provided with plural input signal lines, plural switching elements, plural intermediate signal lines, and a logic circuit.例文帳に追加

本発明の一実施例によれば、複数の入力信号線と、複数のスイッチング素子と、複数の中間信号線と、論理回路とを有する装置が提供される。 - 特許庁

And the digital sounding device module includes a control operation of the preamplifier gain, a programmable logic device, and a microprocessor for performing a filter operation digitally of the intermediate frequency.例文帳に追加

また、デジタル測深機モジュールは、前置増幅器のゲインを制御し、中間周波数をデジタル的にフィルターするためのプログラマブルロジック装置とマイクロプロセッサーを含む。 - 特許庁

The pseudo-ground generating circuit is connected to the control-signal logic circuit to generate the pseudo-ground level higher than a zero volt and an intermediate output signal, as the function of the control signal generated by the control-signal logic circuit.例文帳に追加

疑似グラウンド発生回路は、制御信号論理回路に結合されており、制御信号論理回路により生成された制御信号の関数として、ゼロボルトを上回る疑似グラウンドと、中間出力信号とを発生する。 - 特許庁

The outputs of flip flop circuits 101 and 102 can be inputted to an intermediate sum generation circuit 103 and a carry look-ahead transmission circuit 104 by using a carry transmission logic generation flip flop circuit 102 generating/latching carry transmission logic and a carry generation logic generation flip flop circuit 101 generating/latching carry generation logic.例文帳に追加

桁上げ伝搬論理を生成ラッチする桁上伝搬論理生成フリップフロップ回路１０２および桁上生成論理を生成ラッチする桁上生成論理生成フリップフロップ回路１０１を用いることで、フリップフロップ回路１０１，１０２の出力をそのまま中間和生成回路１０３および桁上先見伝搬回路１０４に入力することが可能になる。 - 特許庁

According to an embodiment of the invention, an apparatus is provided which includes a plurality of input signal lines, a plurality of switching devices, a plurality of intermediate signal lines, and logic circuitry.例文帳に追加

本発明の一実施例によれば、複数の入力信号線と、複数のスイッチング素子と、複数の中間信号線と、論理回路とを有する装置が提供される。 - 特許庁

When a specific input signal E controls a corresponding logic element in this circuit, a 2nd preliminary charging element 155 applies preliminary charging to an intermediate node 122.例文帳に追加

この改良において、特定の入力信号Ｅがその対応する論理素子を制御する時、第２の予備充電素子１５５が中間ノード１２２を予備充電する。 - 特許庁

To provide a mask logic circuit and an encryption apparatus obtained without using a table, operated using an internal signal having no correlation with a non-masked input, and preventing intermediate information from being leaked by a power differential attack.例文帳に追加

テーブルを用いずに実現でき、マスクされていない入力と相関の無い内部信号で動作し、電力差分攻撃に対して中間情報の漏洩を阻止する。 - 特許庁

To provide a method and an apparatus for testing a multi-ported memory especially when one or a plurality of ports thereof are not directly accessible, without using any intermediate logic circuit.例文帳に追加

特にそのポートの１つまたは複数が介在論理回路なしに直接アクセス可能ではないときに、マルチポート化メモリをテストするための方法およびシステムを提供すること。 - 特許庁

To suppress the occurrence of void upon embedding an intermediate insulating film, by setting an LDD width SW11 of a logic transistor (Tr) 33 separately from an LDD width SW13 of a cell Tr35.例文帳に追加

ロジックトランジスタ（Ｔｒ）３３のＬＤＤ幅ＳＷ１１をセルＴｒ３５のＬＤＤ幅ＳＷ１３とは別個に設定し、中間絶縁膜の埋め込み時のボイド発生を抑制する。 - 特許庁

The intermediate signal lines are input to the logic circuitry, which outputs a signal indicative of whether at least two of the plurality of input signal lines are set.例文帳に追加

中間信号線は論理回路への入力であり、論理回路は、複数の入力信号線のうち少なくとも２つがセットされているか否かを示す信号を出力する。 - 特許庁

Further, a second CMOS logic circuit 14 operated at a voltage between the intermediate level and the ground level drives the gate of an NMOS TR Qn11 of the charging/discharging control circuit 11.例文帳に追加

また、中間電位とグランド電位との間の電圧で動作する第２のＣＭＯＳ論理回路１４によって充放電制御回路１１のＮＭＯＳトランジスタＱｎ１１のゲートを駆動する。 - 特許庁

An input branch part 102 includes three arithmetic blocks having ALU (arithmetic and logic unit) operating respective digits by branching 18 bit input value XDn into a low order, an intermediate order, and a high order for every 6 bit.例文帳に追加

入力分岐部１０２は１８ビットの入力値ＸＤｎを下位、中位、上位６ビット毎に分岐して、それぞれの桁を演算するＡＬＵを有する３個の演算ブロックを含む。 - 特許庁

The 1st conversion circuit 14 consists of MOSFETs manufactured by using a logic process, a power supply voltage of a low voltage power supply system is applied to the inverter 14a and a power supply voltage EM of an intermediate voltage power supply system is applied to the intermediate conversion circuit 14b.例文帳に追加

第１変換回路１４をロジック用プロセスを用いて製造したＭＯＳＦＥＴで構成し、インバータ１４ａに低電圧電源系の電源電圧Ｅ１を供給し、中間変換回路１４ｂに中間電圧電源系の電源電圧ＥＭを供給する。 - 特許庁

A master slice type semiconductor device using a master wafer mounted with functional blocks (an SRAM macro 11, a logic block 12, a logic block 13, and an IP block 14) designed to perform functional operations using up to the intermediate wiring layer of a multilayer wiring structure includes pads TP for test in the intermediate wiring layer, the pads TP for test being connected to the respective functional blocks.例文帳に追加

多層配線構造の中間配線層までを使用して機能動作を行うように設計された機能ブロック（ＳＲＡＭマクロ１１、ロジックブロック１２、ロジックブロック１３、ＩＰブロック１４）を搭載したマスターウェーハを使用するマスタースライス方式の半導体装置は、この中間配線層に試験用パッドＴＰを備え、この試験用パッドＴＰが、各機能ブロックに接続される。 - 特許庁

Each gate of the fourth PMOS transistor and the fifth NMOS transistor is connected to the first intermediate node, a gate of the sixth NMOS transistor is connected to the clock pulse signal, and a second intermediate node between the fourth PMOS transistor and the fifth NMOS transistor is brought into its logic level maintained by a second latch.例文帳に追加

第４ＰＭＯＳトランジスタ及び第５ＮＭＯＳトランジスタのゲートは、第１中間ノードに連結され、第６ＮＭＯＳトランジスタのゲートは、クロックパルス信号に連結され、第４ＰＭＯＳトランジスタと第５ＮＭＯＳトランジスタとの間の第２中間ノードは、第２ラッチによりそのロジックレベルが維持される。 - 特許庁

Then a first CMOS logic circuit 13 operated at a voltage between the power level and the intermediate level drives the gate of a PMOS transistor (TR) Qp12 of a charging/discharging control circuit 11.例文帳に追加

そして、電源電位と中間電位との間の電圧で動作する第１のＣＭＯＳ論理回路１３によって充放電制御回路１１のＰＭＯＳトランジスタＱｐ１２のゲートを駆動する。 - 特許庁

A window comparator 70 outputs a signal of logic HIGH by determining that gate voltage Vge is the intermediate voltage between turn-on voltage of a switching element S*# and gate applied voltage VgH.例文帳に追加

ウィンドウコンパレータ７０は、ゲート電圧Ｖｇｅが、スイッチング素子Ｓ＊＃がオン状態に切り替わる電圧とゲート印加電圧ＶｇＨとの間の中間電圧であると判断されることで、論理「Ｈ」の信号を出力する。 - 特許庁

A first level shift circuit LVS1 performs a level shift of the high-level voltage of luminance data S2 from a logic circuit 10 to the second upper-side power supply voltage AVDD and the low-level voltage to the intermediate voltage Vc, and a second level shift circuit LVS2 performs the level shift of the high-level voltage of the luminance data S2 to the intermediate voltage Vc.例文帳に追加

第１レベルシフト回路ＬＶＳ１は、ロジック回路１０からの輝度データＳ２のハイレベル電圧を第２上側電源電圧ＡＶＤＤに、ローレベル電圧を中間電圧Ｖｃにレベルシフトし、第２レベルシフト回路ＬＶＳ２は、輝度データＳ２のハイレベル電圧を中間電圧Ｖｃにレベルシフトする。 - 特許庁

A control section 12 receives a logic level of a prescribed upper limit phase and that of a prescribed lower limit phase discriminated by the level discrimination section 11, calculates an intermediate phase between the upper limit phase and the lower limit phase, and selects the upper limit phase or the lower limit phase at which the pulse signal S-OUT has a level different from the level at the intermediate phase.例文帳に追加

制御部１２では、所定の上限位相と下限位相の論理レベルが上記レベル判定部１１に判定され、さらに上限位相と下限位相との間の中間位相が計算され、上限位相と下限位相のうち、パルス信号Ｓ−ＯＵＴが中間位相と異なるレベルを有する位相が選択される。 - 特許庁

The connection is in such a way that when a particular input signal line is set, all intermediate signal lines connected by a switching device to that particular input signal lines are forced to a predetermined logic state.例文帳に追加

接続は、特定の入力信号線がセットされているとき、スイッチング素子によって特定の入力信号線に接続された全ての中間信号線が所定の論理状態になるよう強制されるような態様である。 - 特許庁

The intermediate synthesized logic circuit has partial-circuit pairs each including a first partial circuit to which a control circuit having a clock gating function corresponding to the toggle input of the same flip-flop is added, and a second partial circuit to which the control circuit is not added.例文帳に追加

上記中間合成論理回路は同一のフリップフロップのトグル入力に対応してクロックゲーティング機能を有する制御回路を付加した第１の部分回路と付加しない第２の部分回路とを含む部分回路組合せを有している。 - 特許庁

The volatile memory includes: a cell transistor having a lower gate dielectric, an intermediate gate dielectric for charge trapping, and an upper gate dielectric, all laminated in order as a gate dielectric; and a transistor for logic, having a single layer of an oxide film as a gate dielectric.例文帳に追加

ゲート誘電体として順次積層された下部ゲート誘電体、電荷トラップのための中間ゲート誘電体、及び上部ゲート誘電体を備えたセルトランジスタと、ゲート誘電体として単一層の酸化膜を備えたロジック用トランジスタとで、揮発性メモリを構成する。 - 特許庁

Furthermore, a mask element circuit 13 logically operates mutually different order combinations (xi, mk), (xi, xk) and (mi, mk), so that non-masked input data a1-an are not exposed, the mask logic circuit is operated by an internal signal having no correlation with the non-masked inputs a1-an, and the leakage of intermediate information is prevented.例文帳に追加

また、マスク素子回路部13が、互いに異なる順番の組合せ(xi,mk),(xi,xk),(mi,mk)を論理演算する構成により、マスクされる前の入力データa1〜anを露呈してしまうことがなく、マスクされる前の入力a1〜anと相関の無い内部信号で動作し、中間情報の漏洩を阻止する。 - 特許庁

The nonvolatile logic circuit employing a ferroelectric capacitor has a data holding circuit 102; at least two ferrorelectric capacitors connected to an input terminal of the circuit 102; and an electric means 106 which is connected to an intermediate node 103E between a first ferroelectric capacitor 103A and a second ferroelectric capacitor 103B of the ferroelectric capacitors, and grounds the intermediate node 103E.例文帳に追加

強誘電体キャパシタを用いた不揮発性論理回路であって、データ保持回路１０２と、データ保持回路１０２の入力端に接続された少なくとも２個の強誘電体キャパシタと、該強誘電体キャパシタのうちの第１の強誘電体キャパシタ１０３Ａと第２の強誘電体キャパシタ１０３Ｂとの中間ノード１０３Ｅに接続され、中間ノード１０３Ｅを接地状態とする電気的手段１０６とを有することを特徴とする。 - 特許庁

The intermediate voltage anomaly detector 74 switches a switching element for discharging 30, a switching element for soft-shutdown 42, and a switching element for off-state holding 60 to an on-state, and turns a switching element for charging 24 and the series regulator 22 to an off-state when output of the low-pass filter 72 goes logic HIGH.例文帳に追加

中間電圧異常検出部７４では、ローパスフィルタ７２の出力が論理「Ｈ」となることで、放電用スイッチング素子３０、ソフト遮断用スイッチング素子４２およびオフ保持用スイッチング素子６０をオン操作して且つ、充電用スイッチング素子２４およびシリーズレギュレータ２２をオフ状態に切り替える。 - 特許庁

An arithmetic and logic unit 5 suppresses the variation of the laser driving current by the transient characteristic of an APC circuit 4 and the emission power by changing a target voltage value so that an intermediate target voltage value is formed between the initial target voltage value and the final target voltage value, as a target voltage value for specifying a target power in the APC circuit.例文帳に追加

ＡＰＣ回路に目標パワーを指定する目標電圧値として、演算回路５は初期目標電圧値と最終目標電圧値との間に中間目標電圧値が形成されるように前記目標電圧値を変化させ、ＡＰＣ回路４の過渡特性によるレーザ駆動電流および出射パワーの変動を抑制する。 - 特許庁