「logic error」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

an error in logic or arithmetic that must be detected at run time 例文帳に追加

実行時に検知されるべき論理上または算術上のエラー - 日本語WordNet

To solve the judgment error of logic value (first problem) resulted from the rise and trailing time difference of logic value of a subject signal for judgment and the stored logic value error (second problem) resulted from the setup time difference of logic value in a logic value storing means.例文帳に追加

判定対象信号の論理値の立上り，立下り時間差に起因する論理値の判定誤差（第１の問題点）と、論理値格納手段での論理値のセットアップ時間差に起因する格納論理値誤差（第２の問題点）とを解消する。 - 特許庁

PROGRAMMABLE LOGIC DEVICE WITH STABILIZING CONFIGURATION CELL FOR REDUCING SOFT ERROR例文帳に追加

ソフトエラー削減のための安定化構成セルを有するプログラマブルロジックデバイス - 特許庁

To provide a logic diagnosing method for easily detecting the occurrence of an error, when the error is generated in a logic execution order, and for preliminarily preventing malfunctions due to the error of the logic execution order.例文帳に追加

ロジック実行順序にエラーが発生した場合におてい、当該エラー発生の有無を容易に検出可能であり、ロジック実行順序のエラーによる誤作動を未然に防止することができるロジック診断方法を提供する。 - 特許庁

ERROR COMBINATION LOGIC CONFIGURED FOR MULTI-CHANNEL DATA DETECTION SYSTEM, AND METHOD FOR GENERATING ERROR SIGNAL例文帳に追加

マルチチャネル・データ検出システム用に構成されたエラー組み合わせ論理およびエラー信号を生成するための方法 - 特許庁

SIMULATION METHOD AND DEVICE FOR VERIFYING LOGIC CIRCUIT INCLUDING PROCESSOR AND ERROR DETECTING PROGRAM FOR VERIFYING LOGIC CIRCUIT例文帳に追加

プロセッサを含む論理回路の検証用シミュレーション方法及び装置並びに論理回路検証用エラー検出プログラム - 特許庁

When an error occurs in the new hardware logic, the control device is operated by the existing last hardware logic.例文帳に追加

新たなハードウェア論理にエラーが発生した場合には、残存する直前のハードウエア論理で制御装置を動作させる。 - 特許庁

To provide an integrated circuit including a precharged logic such as a domino logic having error detection circuitry.例文帳に追加

内蔵のエラー検出回路を持ったドミノロジックのような予備充電されたロジックを含む集積回路を提供すること。 - 特許庁

To provide a means for quantifying soft-error tolerance in a logic circuit.例文帳に追加

論理回路におけるソフトエラー耐性を定量化する手段を提供すること。 - 特許庁

To reliably detect an error of configuration data in a programmable logic device.例文帳に追加

プログラマブルロジックデバイスにおけるコンフィギュレーションデータのエラーを確実に検出すること。 - 特許庁

The error condition staging system includes: error condition combinational logic for detecting a set of error conditions; and a set of error condition registers for storing data related to the set of error conditions.例文帳に追加

エラー状態ステージング・システムは、１組のエラー状態を検出するエラー状態組合せロジックと、その１組のエラー状態に関連するデータを記憶する１組のエラー状態レジスタとを含む。 - 特許庁

An error correcting logic circuit 122 receives the encoder signal from the rotary encoder 116.例文帳に追加

誤差補正論理回路１２２は、このエンコーダ信号をロータリーエンコーダから受領する。 - 特許庁

The one gain up circuit 22 or the arithmetic and logic unit is commonly used for tracking error detection and focus error detection.例文帳に追加

トラッキングエラー検出用およびフォーカスエラー検出用に一つのゲインアップ回路２２もしくは演算器を共用する。 - 特許庁

To speedily find an error place of a logic circuit which has a design error and to obtain a circuit which has been rectified in a short time.例文帳に追加

設計誤りが存在する論理回路の誤り箇所を迅速に発見し、短時間に修正された回路を得る。 - 特許庁

The programmable logic circuits can be configured to implement error generation and error monitoring functions that are modified for any application.例文帳に追加

プログラマブル・ロジック回路は、すべての応用例に合わせて調整されたエラー生成機能とエラー監視機能を実装する。 - 特許庁

An error processing logic 201 of a computing device 100 collects error information in response to an error event, converts the error information into 2-D barcode image 205, and displays the 2-D barcode image in a display device 207.例文帳に追加

コンピューティングデバイス１００のエラー処理ロジック２０１は、エラーイベントに呼応してエラー情報を収集し、２次元バーコード画像２０５に変換し、表示デバイス２０７に表示する。 - 特許庁

DEVICE AND METHOD FOR AUTOMATICALLY RERUNNING AND RECORDING IN CASE OF COLLATION ERROR OF LOGIC VERIFICATION例文帳に追加

論理検証の照合エラーにおける自動再実行記録装置及びその記録方法 - 特許庁

A control section 101 calculates an error rate of the logic circuit from the value obtained by subtracting the number of errors of the sequential circuit where the logic block of the logic block group 120 is bypassed, from the number of errors of the logic block and the sequential circuit of the logic block group 120.例文帳に追加

制御部１０１は、論理ブロック群１２０の論理ブロック及び順序回路のエラー数から、論理ブロック群１２０の論理ブロックを迂回した順序回路のエラー数を差し引いた値から、論理回路のエラー率を算出する。 - 特許庁

When a missing detection circuit part 35 inputs an error signal into a control logic circuit part 31, the control logic circuit part 31 wakes up.例文帳に追加

消失検知回路部３５から制御ロジック回路部３１にエラー信号が入力されると制御ロジック回路部３１はウェイクアップする。 - 特許庁

FREQUENCY ERROR COMBINATION LOGIC CONFIGURED FOR MULTI-CHANNEL DATA DETECTION SYSTEM, AND METHOD FOR GENERATING FREQUENCY ERROR例文帳に追加

マルチチャネル・データ検出システム用に構成された周波数エラー組み合わせ論理および周波数エラーを生成するための方法 - 特許庁

An error detection logic circuit 203 is connected between an input/output buffer and the bus 106 for detecting an error condition.例文帳に追加

エラー検出論理回路は、エラー条件を検出するために入出力バッファとグローバル・シリアル・バスとの間に結合される。 - 特許庁

An integrated and control logic receives the error signal from the feedback loops and maintains the oscillation signal to be within a specified error range.例文帳に追加

統合及び制御論理がフィードバック・ループから誤差信号を受信し、発振信号を所定の誤差範囲内に維持する。 - 特許庁

An error-controlling memory area is provided outside a CPU, and an error generation control circuit and an error generation circuit are provided inside a hard macro (memory) logic-simulating function model inside the CPU.例文帳に追加

エラー制御用メモリ領域をＣＰＵの外、エラー発生制御回路とエラー発生回路をＣＰＵ内部のハードマクロ（メモリ）論理シミュレーション用機能モデル内に設ける。 - 特許庁

An error discriminator 113 receives an error detected result caused by this defect through an error output logic 138i, and discriminates existence/absence of defect with a sector unit.例文帳に追加

エラー判定器１１３は、この欠陥に起因するエラーの検出結果をエラー出力ロジック１３８ｉを介して受け取り、セクタ単位に欠陥の有無を判定する。 - 特許庁

To provide an error correction circuit of a programmable logic circuit capable of dynamically performing detection, correction and restoration of an error in a configuration memory, with the error concealed, without influencing the programmable logic circuit.例文帳に追加

コンフィギュレーションメモリのエラーの検出から修正、復旧までをプログラマブル論理回路に影響を与えることなくエラーを隠蔽した状態で動的に行うことが可能なプログラマブル論理回路のエラー訂正回路を提供する。 - 特許庁

If the signatures do not coincide with each other, the digital logic associated with the code block includes an error.例文帳に追加

もし署名が一致しない場合は、コードブロックに関連付けられたデジタルロジックは、エラーを有する。 - 特許庁

The phase-error combination logic comprises receiving phase error information with respect to each channel; combination logic configured to combine the received phase error information and generate a combined phase error; and a phase-error output configured to apply the combined phase error to at least one channel phase locked loop.例文帳に追加

この位相エラー組み合わせ論理は、各チャネルに関する位相エラー情報を受信することと、受信位相エラー情報を結合し、結合された位相エラーを生成するように構成された組み合わせ論理と、結合された位相エラーを少なくとも１つのチャネル・フェーズ・ロック・ループに適用するように構成された位相エラー出力とを含む。 - 特許庁

When there is something abnormal in the files needing the logic verification, the logic verification is not carried out, and a logic verification results information processing part 18 notifies an operator of the effect that an error is found by checking by electronic mail.例文帳に追加

論理検証に必要なファイルに異常がある場合、論理検証は実行せず、チェックでエラーになった旨を電子メールにて論理検証結果情報処理部１８から操作者へ通知する。 - 特許庁

On the reception side, in the case of detecting the error in cyclic data, the logic of the larger ones of the data for the error correction, the initial transmission part data and the inverse successive transmission part data is adopted and the error correction is performed.例文帳に追加

受信側は、サイクリックデータに誤りを検出した場合、誤り訂正用データ、初送部データ及び反転連送部データのうち多い方の論理を採用し、誤り訂正する。 - 特許庁

To facilitate analysis of the cause of an error, even if the internal configuration or internal specifications of a logic system are not clear.例文帳に追加

論理システムの内部構成や内部仕様が明確でなくとも、エラー原因の解析を容易にする。 - 特許庁

To improve the development efficiency of a user application by automatically finding the reason of the occurrence of a logic error by simple configuration.例文帳に追加

論理エラー発生原因を自動的に究明してユーザアプリケーションの開発効率を向上させる。 - 特許庁

Logic circuits 10, 11 detect phase differences between the sample signal and the inverted sample signal to output error signals.例文帳に追加

論理回路10,11はサンプル信号と反転サンプル信号の位相差を検出して誤差信号を出力する。 - 特許庁

The frequency error combination logic comprises receiving frequency error information with respect to each channel; combination logic configured to combine the received frequency error information and generate a combined phase error, weighting the received frequency error information from each channel; and a frequency error output configured to apply the combined frequency error to at least one channel phase locked loop.例文帳に追加

この周波数エラー組み合わせ論理は、各チャネルに関する周波数エラー情報を受信することと、受信周波数エラー情報を結合し、結合された位相エラーを生成し、各チャネルからの受信周波数エラー情報に重みを付けるように構成された組み合わせ論理と、結合された周波数エラーを少なくとも１つのチャネル・フェーズ・ロック・ループに適用するように構成された周波数エラー出力とを含む。 - 特許庁

Additionally, error signal combination logic comprises receiving error information of a signal relevant to a phase locked loop with respect to each channel; combination logic configured to combine the received error signal information and generate a combined error signal, weighting the received error signal information from each channel, for example with reliability information.例文帳に追加

さらに、エラー信号組み合わせ論理は、各チャネルに関するフェーズ・ロック・ループに関連する信号のエラー情報を受信することと、受信エラー信号情報を結合し、結合されたエラー信号を生成し、たとえば、信頼性情報により、各チャネルからの受信エラー信号情報に重みを付けるように構成された組み合わせ論理とを含む。 - 特許庁

To enable logic verification of operation with any latency and a transmission error in communications between plural circuits.例文帳に追加

複数の回路間の通信に任意のレイテンシ、および伝送エラーがある場合の動作の論理検証を可能とする。 - 特許庁

When an error is detected in the block data then, the block data to be block data of other configuration data corresponding to the block data where an error has been detected which have no error are read, the block data where the error has been detected are replaced by the block data having no error, and the configuration data having no error are set to the programmable logic device.例文帳に追加

そのとき、ブロックデータにエラーが検出された場合、エラーが検出されたブロックデータに対応する他のコンフィギュレーションデータのブロックデータでエラーのないブロックデータが読み出され、エラーが検出されたブロックデータが、そのエラーのないブロックデータに置き換えられて、エラーのないコンフィギュレーションデータがプログラマブルロジックデバイスに設定される。 - 特許庁

When writing a page unit of plural logic pages constituting a logic block in a memory via plural channels, error correction channel determination means determines channels in a page unit to which error correction channels are allotted so that the number of the logic pages in the plural channels to which error correction channels are allotted is equal to each other.例文帳に追加

実施形態によれば、誤り訂正チャネル決定手段は、論理ブロックを構成する複数の論理ページがページ単位に複数のチャネルを介してメモリに書き込まれる際に、複数のチャネルのそれぞれに誤り訂正チャネルが割り当てられる論理ページの数が均等になるように、ページ単位に誤り訂正チャネルが割り当てられるチャネルを決定する。 - 特許庁

The error correcting logic circuit 122 accesses the table 124 based on the detected position of the rotary element and its known rotary encoder error, and the normalized error correcting value corresponding to the detected position and the rotary encoder error of the rotary element is provided out of the plural normalized error correcting values.例文帳に追加

誤差補正論理回路が、回転要素の検出された位置と既知のロータリーエンコーダ誤差とに基づいて誤差補正テーブル１２４にアクセスし、複数の正規化された誤差補正値のうちで、回転要素の検出された位置とロータリーエンコーダ誤差とに対応する正規化された誤差補正値を得る。 - 特許庁

The processor detects that the soft error occurs in the memory, detects whether an error occurs in the logic circuit or not, and performs the control according to both results of the detection.例文帳に追加

プロセッサが、メモリでソフトエラーが発生したことを検出し、論理回路でエラーが生じたか否かを検出し、双方の検出の結果に応じた制御を行う。 - 特許庁

To provide a PLL(phase locked loop) circuit that detects a steady-state phase error with a simple logic so as to automatically correct the error without the need for a steady-state phase error correction circuit of a complicated structure.例文帳に追加

本発明は、複雑な構造の定常位相誤差補正回路を使用せず、簡単なロジックで定常位相誤差を検出し、自動的に誤差を補正するＰＬＬ（フェーズロックドループ）回路を提供することを目的とする。 - 特許庁

The device also includes a processing logic configured so as to generate the measurement report on the basis of the error rate and a transmission logic configured so as to transmit the measurement report.例文帳に追加

この装置はまた、誤り率に基づいて測定レポートを生成するように構成された処理ロジックと、この測定レポートを送信するように構成された送信ロジックとを含む。 - 特許庁

Then a discrimination circuit 8 receives the error correction data generated by the error correction data generating circuit to generate a signal that identifies those cases that the number of bits at a specific logic level configuring the error correction data is zero, or the number of bits of the specific logic level is a prescribed number that is one or over, or a number of bits of the specific logic level is more than the prescribed number.例文帳に追加

そして、判定回路８は、誤り訂正データ生成回路が生成した誤り訂正データを入力とし、誤り訂正データを構成する特定論理レベルのビットの数が零である場合と、特定論理レベルのビットの数が１以上の所定数である場合と、特定論理レベルのビットの数が所定数より大きい場合とを識別する信号を生成する。 - 特許庁

To shorten a time required for logic re-synthesis and to prevent occurrence of an error during logic re-synthesis operation when a change and a correction in a function/logic design phase are carried out on an LSI with an enormous hierarchy structure in a net list due to increase in scale and speed.例文帳に追加

大規模化高速化が進みネットリストでの階層構造が膨大となるＬＳＩの、機能・論理設計フェーズでの変更修正において、再論理合成の時間を短くし、かつ、再論理合成作業での誤りの発生を防ぐ。 - 特許庁

To prevent the occurrence of an error in logic re-synthesis work, by shortening logic re-synthesis time, in a change and a correction in a function/logic design phase of an LSI becoming enormous in a hierarchical structure in a net list due to an increase in a scale and a speed.例文帳に追加

大規模化高速化が進みネットリストでの階層構造が膨大となるＬＳＩの、機能・論理設計フェーズでの変更修正において、再論理合成の時間を短くし、かつ、再論理合成作業での誤りの発生を防ぐ。 - 特許庁

To improve soft error resistance in a system LSI with a system-on-chip form carrying a large-scale logic circuit and a memory.例文帳に追加

大規模論理回路とメモリを搭載したシステムオンチップ形態の所謂システムＬＳＩにおけるソフトエラー耐性を向上させる。 - 特許庁