「logic error」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

Based on a timing analysis under the logic BIST mode, a scan flip-flop with a selector is arranged with insertion at a place where a testing error occurs, and the path where the timing error occurs is pipelined.例文帳に追加

ロジックＢＩＳＴモードにおけるタイミング解析に基づいてタイミングエラーの発生箇所に、セレクタ付きスキャンフリップフロップを挿入配置することで、そのタイミングエラー発生パスをパイプライン化する。 - 特許庁

In the system LSI carrying the large-scale logic circuit and the memory, the on-chip first memory allows error correction according to the error correction code, so that soft error resistance to the stored information can be improved.例文帳に追加

大規模論理回路とメモリを搭載した所謂システムＬＳＩにおいて、オンチップの第１メモリは誤り訂正コードによる誤り訂正が可能にされるから、その記憶情報に対しするソフトエラー耐性を向上させることができる。 - 特許庁

With this structure, even if an error occurs when changing the hardware logic, reduction in the operation time of the production line can be prevented.例文帳に追加

これにより、ハードウエア論理の変更時にエラーが発生した場合であっても、生産ライン等の稼働時間の低下を防止可能となる。 - 特許庁

The device operated so as to provide the measurement report includes: a reception logic configured so as to receive the report control message having at least one parameter; and an error detection logic configured so as to measure the flow error rate on the basis of at the least one parameter.例文帳に追加

測定レポートを提供するように動作する装置は、少なくとも１つのパラメータを備えるレポート制御メッセージを受信するように構成された受信ロジックと、少なくとも1つのパラメータに基づいてフローの誤り率を測定するように構成された誤り検出ロジックとを含む。 - 特許庁

Logic circuits 14-1 to 14-7 perform a prescribed logical operation on the basis of the signals 102 to 106, and defines an output 108-n of a logic circuit 14-n as 1 and outputs of the other logic circuits as 0 if an error is included in the n-th bit (1 ≤ n ≤ 7) of the received code 100.例文帳に追加

論理回路１４−１〜１４−７は、信号１０２ 〜１０６ に基づいて所定の論理演算を行い、受信符号１００ のｎビット目（１≦ｎ≦７）に誤りが含まれる場合には論理回路１４−ｎの出力１０８−ｎ を１とし、その他の論理回路は出力を０とする。 - 特許庁

To obtain a logic circuit design method and a program to let a computer execute the method therefor which make it possible to test operation with the effective speed in both system and logic BIST modes and avoid a timing error without fail.例文帳に追加

システムモードおよびロジックＢＩＳＴの双方で実スピード動作でのテストを可能とし、タイミングエラーを確実に回避できるようにしたロジック回路設計方法およびその方法をコンピュータに実行させるプログラムを得ること。 - 特許庁

To provide a system arranged so as to judge a minimum required processing velocity for a logic decoder, using a measured value of an error of a logic state width of an encoder performance in addition to a required safety coefficient.例文帳に追加

所望の安全係数に加えて、エンコーダ性能論理状態幅誤差の測定値を利用して、論理デコーダに対する最低要求処理速度を判定するように配列されているシステムを提供する。 - 特許庁

To provide a display method of data for analyzing the cause of an error generated in a logic circuit which can grasp the connectional relation in a logic circuit easily in a short time when a trouble analysis of a semiconductor integrated circuit is executed.例文帳に追加

半導体集積回路の故障解析において、短時間で容易に論理回路の接続関係を把握することができ、論理回路のエラーの発生原因を解析するためのデータの表示方法を提供する。 - 特許庁

To provide a system LSI control device capable of easily changing a hardware logic of the LSI control device and preventing reduction in the operation time of a production line even if an error occurs when changing the hardware logic.例文帳に追加

容易にシステムＬＳＩのハードウェア論理の変更が可能であり、ハードウエア論理の変更時にエラーが発生した場合であっても、生産ライン等の稼働時間の低下を防止可能なシステムＬＳＩ制御装置を実現する。 - 特許庁

To provide a method for error recovery in a computer system with a write-once, multiple-read memory device having one or more logic blocks.例文帳に追加

１以上の論理ブロックを有する一回書込み多数回読取りメモリデバイスを備えたコンピュータシステム内でエラーを回復する方法を提供する。 - 特許庁

An operation processing part 106 operates conversion data of the source file having no error of a language description level based on its scramble logic expression.例文帳に追加

演算処理部１０６は言語記述レベルの違反がなかったソースファイルについてそのスクランブル論理式に基づいて変換データを演算する。 - 特許庁

The server monitors requests transmitted from the clients, and does not execute business logic as an error when receiving intervals of the requests do not exceed a threshold.例文帳に追加

サーバはクライアントから送信されるリクエストを監視し、リクエストの受信間隔が閾値を超えない場合、エラーとしてビジネスロジックを実行しない。 - 特許庁

When an error detection section 11 detects an error of a data part and detects no error, a synchronization detection section 13 outputs a logic '1' as a correlation output selection signal to allow a correlation output selection section 10C to select a 2nd correlation detection section 10B.例文帳に追加

誤り検出部１１はデータ部の誤り検出を行なって誤りを検出しないと同期検出部１３は、相関出力選択信号１０５として論理「１」を出力し、相関出力選択部１０Ｃに第２相関検出部１０Ｂを選択させる。 - 特許庁

If the frame error is detected, an update amount dEiu (upward update amount) to increase the reference value is determined depending on the logic state of the error occurrence flag, the reference Eb/I0 value is increased by the update amount dEiu so as to set the error occurrence flag (steps S16-S18).例文帳に追加

フレームエラーが検出された場合には基準値を上げる更新量ｄＥｉｕ（上方更新量）をエラー発生フラグの論理状態に応じて決定し、基準Ｅｂ／Ｉ０値を更新量ｄＥｉｕだけ上げ、エラー発生フラグをオンとする（ステップＳ１６〜Ｓ１８）。 - 特許庁

To analyze the cause of an error if the execution of a test instruction sequence is stopped due to a processor logic defect or if an infinite loop is entered and no execution result is obtained.例文帳に追加

処理装置論理不良により試験命令列が実行停止、もしくは無限ループに陥り実行結果が得られない場合、エラー原因を解析する。 - 特許庁

To decrease pseudo timing violation at the time of timing verification by reducing the error between the circuit simulation result and cell delay information for logic simulation.例文帳に追加

回路シミュレーション結果と論理シミュレーション用のセル遅延情報との誤差を小さくすることにより、タイミング検証時における擬似タイミング違反を減少させる。 - 特許庁

Should an error occur during the dynamic simulation, the verification apparatus searches for and presents the cause of the error involved in the logic system, based on the information about the state of execution and the information about the internal expressions.例文帳に追加

動的シミュレーションでエラーが発生した場合に、検証装置は、実行状態に関する情報と、内部表現に関する情報とに基づいて、論理システムに含まれるエラーの原因個所を探索して提示する。 - 特許庁

By providing them inside one logic simulation environment, the occurrence of the parity error can be controlled on a program during simulation execution fully using an address to the hard macro (memory) logic-simulating function model from a CPU core.例文帳に追加

これらを一つの論理シミュレーション環境内に設けることで、ＣＰＵコアからハードマクロ（メモリ）論理シミュレーション用機能モデルへのアドレスをフルに利用したシミュレーション実行中にパリティエラーの発生をプログラム上でコントロールできる。 - 特許庁

A chaos generating circuit 11 generates a chaos sequence by allowing an adder circuit to sum the initial value extracted by an initial value extract circuit and an error generated by an error signal generating circuit and gives the sum to a nonlinear map function and a logic circuit 12 applies a logic arithmetic operation to the chaos sequence and the encrypted signal to decode the encrypted signal into the original signal.例文帳に追加

カオス発生回路１１では、初期値抜き取り回路で抜き取った初期値に誤差信号発生回路で発生した誤差を加算回路で加算して非線形写像関数に与えてカオス数列を発生し、このカオス数列と暗号化信号を論理回路１２で演算することにより元の原信号に復号化する。 - 特許庁

When the 1553 self-checking logic writes data to the 1553 bus transceiver, the 1553 self-checking logic compares a first 1553 formatted message generated by the primary logic to a second 1553 formatted message generated by the secondary logic, and generates an error indication when the first 1553 formatted message does not match the second 1553 formatted message.例文帳に追加

１５５３自己検査論理が１５５３バストランシーバにデータを書き込むとき、１５５３自己検査論理は、一次論理によって生成された第１の１５５３フォーマット済みメッセージを、二次論理によって生成された第２の１５５３フォーマット済みメッセージと比較し、第１の１５５３フォーマット済みメッセージが第２の１５５３フォーマット済みメッセージと一致しないときに、エラー表示を生成する。 - 特許庁

To provide a simulation device for a PLC, the simulation device capable of making it easy to understand specifications of an error memory provided by the PLC and to change the logical value of a desired error bit into an error equivalent value by a simple operation without incorporating any dedicated logic for generating errors into a ladder diagram program in using a dedicated error generating command.例文帳に追加

そのＰＬＣが提供する異常メモリの仕様を容易に理解させることができると共に、専用の異常発生命令を使用する場合のように、ラダー図プログラム中に別途異常発生用の専用ロジックを組み込むことなく、所望する異常ビットの論理値を簡単な操作で異常相当値へと変化させることができること。 - 特許庁

This error correction circuit 1 includes: an associative memory 20; a logic circuit 10 disposed in parallel with the associative memory 20; and a selection means 30 receiving an output signal from the associative memory 20 and an output signal from the logic circuit 10 as input.例文帳に追加

誤り訂正回路１は、連想メモリ２０と、連想メモリ２０と並列に配置した論理回路１０と、連想メモリ２０からの出力信号と、論理回路１０からの出力信号とを入力とする選択手段３０と、を有する。 - 特許庁

When the inspection result signal 119 shows no error "0", an XOR logic circuit 150 outputs a packet 149 after CRC updating as a transmission packet 102.例文帳に追加

検査結果信号１１９がエラー無し「０」を示す場合、ＸＯＲ論理回路１５０はＣＲＣ更新後パケット１４９を送信パケット１０２として出力する。 - 特許庁

The logic circuit (115) is external to the memory chip (52) and is configured to receive a signal indicative of whether a received memory address is associated with a detected parity error.例文帳に追加

論理回路(115)は、メモリチップ(52)の外部に配設され、受信したメモリアドレスが検出されたパリティエラーに関連するか否かを示す信号を受信するよう構成される。 - 特許庁

To quickly and easily and accurately perform model check based on error information for a source code generated from a model obtained by expressing a control logic with a block or wiring.例文帳に追加

制御ロジックをブロックや結線で表現したモデルから生成されたソースコードに対するエラー情報に基づいたモデルチェックを迅速、容易且つ正確に行えるようにする。 - 特許庁

For example, for each data processing block, hardware circuits 103a, 103b for encoding which use specific keys (generation logic 104a, 104b for error-correcting code) are adopted.例文帳に追加

例えば、夫々のデータ処理ブロック毎に、固有の鍵（誤り訂正符号の生成論理１０４ａ，１０４ｂ）を用いる符号化用のハードウェア回路（１０３あ、１０３ｂ）を採用する。 - 特許庁

Command list generating means generates a list of a write command group for parallel-writing corresponding to logic pages via a channel group excluding the error correction channel in the plural channels based on the determination of the channels to which error correction channels are allotted.例文帳に追加

コマンドリスト生成手段は、誤り訂正チャネルが割り当てられるチャネルの決定に基づいて、複数のチャネルのうちの誤り訂正チャネルを除くチャネル群を介して、対応する論理ページを並列に書き込むためのライトコマンド群のリストを生成する。 - 特許庁

The control logic circuit part 31 next generates error detecting data by a predetermined arithmetic expression using the read memory data, and stores the generated error detecting data and the memory data read from the external memory 2 in a data holding register 34.例文帳に追加

そして、制御ロジック回路部３１は、読み出したメモリデータを用いて予め決められた演算式に従ってエラー検出用データを生成し、生成したエラー検出用データと外部メモリ２から読み出したメモリデータをデータ保持レジスタ３４に記憶する。 - 特許庁

The logic simulator decides an output of a cell of a digital circuit defined by a netlist with delay 20 and an error message to be outputted to an error message 70 in accordance with processing of a timing error constraint specifying information 50, when an allowed value of a timing constraint defined by a standard cell library for delayed simulation 30 is violated.例文帳に追加

論理シミュレータは、遅延シミュレーション用標準セルライブラリ３０に規定されているタイミング制約の許容値を違反した場合、タイミングエラー制約指定情報５０の処理にしたがって、遅延付きネットリスト２０で定義されるデジタル回路のセルの出力およびエラーメッセージ７０に出力するエラーメッセージを決定する。 - 特許庁

To provide a data collation device for detecting various error patterns without omission by one collation circuit, thereby reducing the number of logic ICs configuring the data collation device to reduce current consumption.例文帳に追加

１個の照合回路で、種々のエラーパターンを漏れなく検出できるようにし、これにより、データ照合装置を構成するロジックＩＣの数を少なくし、かつ、消費電流を少なくする。 - 特許庁

Output signals equivalent to four quadrants A to D of reflected lights from an optical disk 5 are obtained to calculate a focus error signal by the same logic as that of an "astigmatism method".例文帳に追加

光ディスク５からの反射光の４象限Ａ，Ｂ，Ｃ，Ｄに相当する出力信号を得て、「非点収差法」と同一の論理でフォーカスエラー信号の演算が可能となる。 - 特許庁

The agent analyses an accumulation result of the user's daily activities by trend analysis, error analysis, digitization of information, analysis of repetitive activities, and the like, modifies these scripts as needed by a specific logic, adapts the function to an actual state, and constructs a predictive logic.例文帳に追加

エージェントは、ユーザの日々の行動を蓄積した結果を傾向分析、誤差分析、情報数値化、反復行動分析などから解析し、特定のロジックによりこのスクリプトを随時改変し、機能を現実の状態に合わせるとともに、予測ロジックを組み立てることができる。 - 特許庁

When the read-out operation is carried out with respect to an error address stored in the cell information storage part, the data read out from an error memory cell are masked, and a logic value corresponding to the cell information stored in the cell information storage part is forcedly outputted to an outside terminal.例文帳に追加

セル情報記憶部に記憶されているエラーアドレスに対する読み出し動作が実行されるとき、エラーメモリセルから読み出されるデータはマスクされ、セル情報記憶部に記憶されたセル情報に応じた論理値が、外部端子に強制的に出力される。 - 特許庁

To encode a process result with a key (generation logic of error-correcting code) different for each data processing block without requiring a program executed by each data processing block of a redundant configuration to differ.例文帳に追加

冗長構成の各データ処理ブロックが実行するプログラムを相違させること要さずに処置結果をデータ処理ブロック毎に異なる鍵（誤り訂正符号の生成論理）で符号化できるようにする。 - 特許庁

Otherwise, in addition, the hardware error is detected by executing arithmetic operation or logic operation (multiplication by '1' or addition of '0', for example), having the known result in response to the test instruction.例文帳に追加

またはこれに加えて、試験命令に応答して、既知の結果を有する算術演算または論理演算（たとえば、１による乗算、０の加算など）を実行することによって、ハードウェア・エラーを検出する。 - 特許庁

Whether or not error is caused in a start point in generation of a second pseudo straight line is determined by comparing a start point on a first pseudo straight line with a start point on a logic straight line.例文帳に追加

第２擬似直線を発生させる際の始点において誤差が生じているか否かを、第１擬似直線上の始点と、理論直線上の始点とを比較することによって判定する。 - 特許庁

To perform control for suppressing deterioration of throughput of a device with a logic circuit constructed according to information inside a memory on a PLD when a soft error occurs in the memory.例文帳に追加

ＰＬＤ上のメモリ内の情報に従って構築される論理回路を備えた装置において、そのメモリでソフトエラーが発生した場合に、その装置のスループットの劣化を抑えた制御を行えるようにする。 - 特許庁

Then general prediction control(GPC) logic is extended and the vehicle model is identified from a vehicle response and applied to compensate a lane follow-up error in future defined disturbance.例文帳に追加

次に、一般化予測制御（ＧＰＣ制御）理論を拡張し、また、車両応答から車両モデル同定しつつ、これを適用して将来の確定外乱に対する車線追従誤差を補償するものとする。 - 特許庁

So, even if a transient excess current is detected during the inverter acceleration period, no error signal Fo is outputted and a logic circuit 21 only cuts off the output of an input signal UNin.例文帳に追加

従って、インバータ加速運転期間中に過渡的な過電流を検出しても、エラー信号Ｆｏは出力されず、論理回路２１が入力信号ＵＮｉｎの出力を遮断するだけである。 - 特許庁

The reference voltages varying with the respective termination voltages of the data signals are provided to decrease the error rate when the logic levels of the plurality of data signals are decided.例文帳に追加

データ信号のそれぞれの終端電圧によって変化するそれぞれの基準電圧を提供することにより、複数のデータ信号の論理レベルを判別する時のエラー率を減少させることができる。 - 特許庁

The memory data are stored in the data holding register 34 to prevent the error signal from being input from the missing detection circuit part 35, so that the control logic circuit part 31 returns to a sleep state.例文帳に追加

そして、メモリデータがデータ保持レジスタ３４に記憶されたことにより、消失検知回路部３５からエラー信号が入力されなくなると、制御ロジック回路部３１はスリープ状態に戻る。 - 特許庁

The comparator has a first input coupled to the ripple capacitor, a second input receiving error voltage, and an output coupled to the sequence logic so as to reset the corresponding PWM signal.例文帳に追加

比較器は、リプルキャパシタに結合する第１の入力、誤差電圧を受信する第２の入力、および対応するＰＷＭ信号をリセットするようにシーケンスロジックに結合された出力を有する。 - 特許庁

The step count of the pan motor is reset to the required step count of the motor inside a complex programmable logic device in place of a microprocessor 102, thereby reducing delay error.例文帳に追加

パンモータのステップ回数を所要のモータのステップ回数にリセットすることは、マイクロプロセッサ１０２に代わってコンプレックスプログラマブルロジックデバイス内で実行され、それにより遅延誤差を低減することができる。 - 特許庁

The processor is made to have a test circuit for detecting a hardware error in one of instruction sequencing logic, execution circuit and data storage during the function operation of the processor in response to an instruction in an instruction stream supplied by the instruction sequencing logic, and the hardware error is detected by comparing a value outputted by a redundant circuit for executing the same function in response to the test instruction.例文帳に追加

プロセッサに、命令シーケンシング・ロジックによって供給される命令ストリーム内の命令に応答して、プロセッサの機能動作中に、命令シーケンシング・ロジック、実行回路、およびデータ・ストレージの１つにおけるハードウェア・エラーを検出する試験回路をもたせて、試験命令に応答して同一の機能を実行する冗長回路によって出力される値を比較することによってハードウェアエラーを検出する。 - 特許庁

An input signal 100s is processed by a generating polynomial dividing circuit 101, a decoding parity check converting circuit 103, an adding circuit 104, and a majority decision logic deciding circuit 105 and further the outputs from the adding circuit 104 and majority decision logic deciding circuit 105 and an input mode signal 113s are processed by an error correction completion signal generating circuit 109 to generate an error correction completion signal 109s.例文帳に追加

入力信号１００ｓを生成多項式除算回路１０１、復号パリティチェック変換回路１０３、加算回路１０４、多数決論理判定回路１０５で処理し、更に加算回路と多数決論理判定回路からの出力と入力モード信号１１３ｓとを誤り訂正完了信号発生回路１０９で処理して誤り訂正完了信号１０９ｓを生成する。 - 特許庁