「memory parallel processor」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

A plurality memory chips (3, 4) that a data processor (2) accesses in parallel are mounted to a module substrate in a stack state.例文帳に追加

データプロセッサチップ（２）が並列アクセスする複数個のメモリチップ（３，４）をモジュール基板にスタック状態で搭載する。 - 特許庁

To provide a semiconductor testing device and a parallel processing method for it having a plurality of memory banks, a controller, and a data processing processor for performing measurement and data processing in parallel.例文帳に追加

複数のメモリバンクとコントローラとデータ処理プロセッサとを備え、測定の実行とデータ処理を並行して行う半導体試験装置と並列処理方法。 - 特許庁

A parallel processing processor system 203 includes a plurality of processor elements (PE1 to PE3) each of which has a DSP 301, an instruction cache 302, and a local memory 303 for image, and a shared memory 304.例文帳に追加

並列処理プロセッサシステム２０３は、それぞれＤＳＰ３０１、命令キャッシュ３０２、画像用ローカルメモリ３０３を含む複数のプロセッサエレメント（ＰＥ１〜ＰＥ３）と、共有メモリ３０４とを備える。 - 特許庁

MEMORY ACCESS CONTROL METHOD FOR PARALLEL COMPUTER SYSTEM AND ARITHMETIC PROCESSOR INTERNAL NETWORK UNIT FOR REALIZING THE METHOD例文帳に追加

並列計算機システムにおけるメモリアクセス制御方式およびその方式を実現するための演算処理装置内ネットワークユニット - 特許庁

To enhance buffering efficiency when a shared memory to be arranged in respective processor elements is buffered by reducing the number of accesses to the shared memory in shared memory type parallel computers.例文帳に追加

共有メモリ型並列計算機において、共有メモリアクセス数の削減を目的とし、各プロセッサ要素内に配置される共有メモリのバッファリングを行う場合のバッファリング効率を高めることを目的とする。 - 特許庁

The DMA processor 2 transfers one block among several divisions of image data to be subjected to image processing from the main memory 6 to the local memory 3 or 4 and transfers image data after image processing in the local memory to the main memory 6 in parallel simultaneously to image processing of the processor 1.例文帳に追加

DMAプロセッサ２は、プロセッサ１の画像処理と時間的に並列に、メインメモリ６から画像処理対象となる画像データを幾つかに分割したうちのひとかたまりをローカルメモリ３又は４に転送し、ローカルメモリ上の画像処理済みの画像データをメインメモリ６に転送する。 - 特許庁

PROCESSOR AND INSTRUCTION TAKE-OUT METHOD FOR SELECTING ONE OF PLURAL TAKE-OUT ADDRESSES GENERATED IN PARALLEL TO GENERATE MEMORY REQUEST例文帳に追加

メモリ要求を形成するために並列に生成される複数の取出アドレスのうちの１つを選択する、プロセッサおよび命令取出方法 - 特許庁

A graphics processor includes plural processor cores for performing processing on each of plural pixel data items in parallel, a register shared by the plural processor cores, a register control unit for controlling the register, and a pixel holding memory for holding the pixel data.例文帳に追加

グラフィックスプロセッサは、複数の画素データそれぞれの処理を並列して行う複数のプロセッサコアと、複数のプロセッサコアにより共有されるレジスタと、レジスタを制御するレジスタ制御部と、画素データを保持する画素保持メモリとを備える。 - 特許庁

A storage processor having a parallel collation function, typically a CAM, namely Content Addressable Memory is used.例文帳に追加

並列照合機能をもつ記憶処理装置、典型的にはＣＡＭ、すなわち、Ｃｏｎｔｅｎｔ Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙが用いられる。 - 特許庁

The device includes an RFID tag which includes a memory, an antenna coupled to the RFID tag, and a processor coupled to the RFID tag in parallel with the antenna.例文帳に追加

このデバイスは、メモリを含むＲＦＩＤタグと、ＲＦＩＤタグに結合しているアンテナと、アンテナと並列にＲＦＩＤタグに結合しているプロセッサとを含む。 - 特許庁

Next, the face and back sides of the original are sequentially read, the image is scanned by an image processor 104, and stored in a frame memory HDD 122 via the parallel bus 120 and the image memory control part 121.例文帳に追加

その後原稿表裏面をシーケンシャルに読出し、画像処理プロセッサ１０４でスキャナ画像処理を行い、パラレルバス１２０、画像メモリ制御部１２１を介して、フレームメモリ・ＨＤＤ１２２に格納する。 - 特許庁

To speed up processing while keeping the consistency of data stored in a shared memory and a cache in a shared memory distribution type parallel computer having plural nodes each of which is provided with a processor, a part of the shared memory, a memory controller, and a cache and connecting respective nodes by inter-connection net routers corresponding to respective nodes.例文帳に追加

プロセッサと、共有メモリの一部と、メモリコントローラと、キャッシュとを有するノードを複数有し、各ノードは、各ノードに対応する相互結合網ルータにより結合された分散共有メモリ型並列計算機において、共有メモリとキャッシュのデータの一貫性を保ちつつ高速化を実現する。 - 特許庁

A processor array 1 and a buffer 4 are added to the parallel computers, the data is transferred from the memory 3 to the buffer 4 with the M bit width and at a stage that N bits are arranged in the buffer 4, the data is transferred to the processor array 1 with the number of steps of N/M.例文帳に追加

プロセッサアレイ１と、バッファ４とが付加され、メモリ３からバッファ４にデータがＭビット幅で転送され、バッファ４でＮビットが揃った段階で、Ｎ／Ｍのステップ数でプロセッサアレイ１に転送される。 - 特許庁

That is, the arithmetic processor 1 can process the load instruction and the store instruction beyond the memory boundary as the vector instructions in parallel with other vector instructions.例文帳に追加

即ち、演算処理装置１において、他のベクトル命令と並列に、メモリ境界を越えるロード命令およびストア命令をベクトル命令として処理することが可能となる。 - 特許庁

A first external memory 20 is connected via serial wiring 22 to a serial/parallel converter 19 and is connected to the data processor, such as a CD-ROM encoder/decoder 11.例文帳に追加

第１の外部メモリ２０は、シリアル配線２２を介してシリアル／パラレル変換回路１９と接続され、ＣＤ−ＲＯＭエンコーダ／デコーダ１１などのデータ処理装置と接続される。 - 特許庁

To enable a distributed memory type parallel computer, with which data are transferred by a SEND/RECV model, to properly execute a program including a block to which execution by a specified processor is designated.例文帳に追加

SEND/RECV モデルでデータ転送を行う分散メモリ型並列計算機において、特定プロセッサでの実行を指定されたブロックを含むプログラムを正しく実行できるようにする。 - 特許庁

To provide a memory access processor capable of guaranteeing the order of transfer among plural elements having the same address in the case of accessing the memories of plural elements in parallel.例文帳に追加

複数の要素を並列にメモリアクセスする場合に、同一アドレスを有する複数の要素間で転送順序保証できるメモリアクセス処理装置を提供する。 - 特許庁

To reduce processing standby time in relation to DMA(Direct Memory access) transfer of a processor by efficiently executing the DMA transfer regarding a multichannel DMA controller to execute an arithmetic operation of a processor and data transfer in parallel.例文帳に追加

プロセッサの演算とデータの転送とを並列実行するための複数チャネルＤＭＡコントローラに関し，ＤＭＡ転送を効率良く実行させることによって，プロセッサのＤＭＡ転送に関係する処理待ち時間を削減する。 - 特許庁

To provide an image processor capable of surely operating each process without interrupting it even when a plurality of processes are operating in parallel, and executing efficient memory assignment.例文帳に追加

複数のプロセスが並列動作している場合にも、各プロセスが中断することなく確実に動作し、なおかつ効率的なメモリ割り当てが行なえる画像処理装置を提供すること。 - 特許庁

The system is constituted so that data transfer processing to a local memory and processing inside of a processor core can be executed in parallel by installing a local memory control part outside the core part so as to control the data transfer to the local memory connected to the core part via a local data bus.例文帳に追加

本発明では、プロセッサコア部にローカルデータバスを介して接続されたローカルメモリへのデータ転送を制御するためのローカルメモリ制御部をプロセッサコア部の外部に設けて、ローカルメモリへのデータ転送処理とプロセッサコア部内での処理とを並列して行えるように構成した。 - 特許庁

A selector 504 sets the combination of the group of memories 505 and the memory control units 501-504, and image data subjected to parallel/serial conversion by the memory control units 501-504 are subjected to various image processing according to modes by an image editing processor 506.例文帳に追加

セレクタ５０４はメモリ群５０５とメモリコントロール部５０１〜５０４の組み合わせを設定し、メモリコントロール部５０１〜５０４でパラレル／シリアル変換された画像データは画像編集処理部５０６でモードに従って各種画像処理が実施される。 - 特許庁

To provide a data processor which attains equalization of load of parallel distributed processing and equalization of processing time and makes it possible to minimize capacity of buffer memory for absorbing difference of processing time.例文帳に追加

並列分散処理の負荷の均等化及び処理時間の均等化を図り、処理時間の違いを吸収するためのバッファメモリの量を最小にすることを可能としたデータ処理装置を提供する。 - 特許庁

This parallel processor 100 is provided with plural computing elements 40a-40f, reads command codes from a memory 110 by the unit of the command group, and actuating the computing elements 40a-40f in parallel based on the read command code to make an arithmetic process.例文帳に追加

並列演算処理プロセッサ１００は、複数の演算器４０ａ〜４０ｆを備え、命令グループ単位で、命令コードをメモリ１１０から読み出し、読み出した命令コードに基づいて各演算器４０ａ〜４０ｆを並列に動作させることにより演算処理を行う。 - 特許庁

The high-speed processor system is provided with a CPU, a plurality of DRAMs connected in parallel, and a plurality of cache memories formed into a hierarchical structure, and each cache memory is provided with an MPU functioning as a processor having binary compatibility with the CPU.例文帳に追加

本発明に係る高速プロセッサシステムは、ＣＰＵと、複数個に並列接続されたＤＲＡＭと、階層構造に形成された複数個のキャッシュメモリを備え、各々のキャッシュメモリにはＣＰＵに対してバイナリ互換性のあるプロセッサとして機能するＭＰＵが夫々備えられている。 - 特許庁

A synchronous recording controller 31 of a navigation processor 13 opens a new data file, when detecting an operation initiation event from a user and then, records sensor data read from a sensor processor 14 in an external memory device 12 any time, in parallel with its use in required navigation operation.例文帳に追加

ナビゲーション処理部１３の同期記録制御部３１は、ユーザからの操作開始イベントを検出すると、新規データファイルをオープンし、それ以降、センサ処理部１４から読み取ったセンサデータを、必要なナビゲーション動作に利用することに並行して、外部記憶装置１２に随時、記録する。 - 特許庁

An information processor is provided with a communication device 4 for performing parallel data communication with a host computer H, a volatile memory 7 installed for storing communication data, and a controller 3 for controlling communication processing of the communication device 4 and information processing for communication data to be stored in the volatility memory 7.例文帳に追加

ホストコンピュータＨとの間でパラレルデータ通信を行う通信器４と、通信データの格納用に設けられた揮発性メモリ７と、通信器４の通信処理、および揮発性メモリ７に格納される通信データの情報処理を制御する制御器３とを備える。 - 特許庁

To provide a shared memory parallel computer in which a plurality of processors are accessible to an arbitrary memory with equally high performance, there are fewer hardware materials for maintaining consistency of a cache, and an increase in cache capacity by enhancing the processor can easily be dealt with.例文帳に追加

多数のプロセッサが任意のメモリに対して等しく高い性能でアクセス可能であり、キャッシュの整合性を保つためのハードウェア物量が小さく、かつプロセッサのエンハンスによるキャッシュ容量の増加に容易に対応可能な共有メモリ型並列計算機を提供する。 - 特許庁

In this parallel computer system, a network control unit (PNU) 4, that a certain arithmetic processor 10 (11, 12 or 13) has, accesses the main storage device by operating an output port while adding memory configuration information, which is held by the PNU 4, to a PNU routing address, which is one part of memory access addresses, for determining the output port.例文帳に追加

並列計算機システムにおいて、ある演算処理装置１０（１１、１２、１３）が持つ網制御装置（ＰＮＵ）４は、メモリアクセスアドレスの一部であり、出力ポートを決定するためのＰＮＵルーティングアドレスに、ＰＮＵ４が保持しているメモリ構成情報を付加して出力ポートを操作し、主記憶装置をアクセスする。 - 特許庁

A DMA processor 103 operating in parallel with the CPU 101 refers to the memory area 107 for the histogram counter by the histogram counter address read from the CPU→DMA processor-communicating memory area 106, reads a histogram counter value, adds one to the histogram counter value by use of an incrementer 105, and writes the counter value after the increment into the address (original address) read with the counter value.例文帳に追加

一方、ＣＰＵ１０１と並行して動作するＤＭＡプロセッサ１０３において、ＣＰＵ→ＤＭＡプロセッサ通信用メモリ領域１０６から読み出したヒストグラムカウンタアドレスによりヒストグラムカウンタ用メモリ領域１０７を参照して、ヒストグラムカウンタ値を読み出し、インクリメンタ１０５を使用してヒストグラムカウンタ値に１を加算し、インクリメント後のカウンタ値を、当該カウンタ値を読み出したアドレス（元のアドレス）に書き込む。 - 特許庁

This image processor has an error memory, error diffusion processors of the number equal to the number of the laser beams, data delaying devices among the error diffusion processors, and video signal generators of the number equal to the number of the laser beams and performs error diffusion in parallel by the number equal to the number of the laser beams.例文帳に追加

誤差メモリと、レーザービームの本数と同数の誤差拡散処理装置と、誤差拡散処理装置間のデータ遅延装置と、レーザービームの本数と同数のビデオ信号生成装置を持ち、レーザービームの本数と同じ数だけ並列に誤差拡散処理を行う。 - 特許庁

In this picture processor, one part of data read from a DRAM 4 being an outside memory connected with a shared bus 2 connecting plural processors 1A and 1B in parallel is segmented by a funnel shifter 31 being a first segmenting circuit, and the segmented data are segmented by a second segmenting circuit, and written through local buses 6A and 6B in the processor in local memories 7A and 7B.例文帳に追加

この発明は、複数のプロセッサ１Ａ、１Ｂを並列接続する共有バス２に接続された外部メモリのＤＲＡＭ４から読み出したデータの一部を第１の切り出し回路となるファネルシフタ３１により切り出し、切り出したデータを第２の切り出し回路により切り出し、前記プロセッサ内のローカルバス６Ａ、６Ｂを介してローカルメモリ７Ａ，７Ｂに書き込むように構成される。 - 特許庁

A memory management device of improved memory use efficiency suitable for real time parallel processing has an interface for every processor to prevent a load concentration, has an exclusive register separate from the interfaces to ensure page mapping in a fixed time, and gives the interfaces a function of requesting page mapping to the register to allocate and release a page without the intervention of a CPU 5.例文帳に追加

プロセッサ毎にインターフェースを設けて負荷の集中を防止し、インターフェースと別に専用の登録装置を設けて一定時間内のページマッピングを保証し、インターフェースには登録装置にページマッピングを要求する機能を与えてＣＰＵの介入なしにページの割当てと開放を行い、リアルタイムな並列処理に適したメモリ利用効率の良いメモリ管理装置を提供する。 - 特許庁

In an image processing method, image data developed in a memory are divided longways, each piece of the divided image data is performed with JPEG (Joint Photographic Experts Group) compression processing in parallel; a prescribed amount of code data are asynchronously written every time a prescribed amount of the compression data are stored; and information allowing identification of writing of own processor is recorded in the memory.例文帳に追加

この発明の実施の一形態である画像処理方法は、メモリに展開された画像データを縦方向に分割し、それぞれを別のプロセッサで並列にＪＰＥＧ圧縮処理し、一定量の圧縮データが貯まる度に、非同期に一定量の符号データを書込み、また、メモリ上に自プロセッサが書き込んだことを識別可能な情報を記録することを特徴とする。 - 特許庁

A parallel arithmetic module includes a plurality of PEs (Processor Elements) 13; an A bank 14 and a B bank 15 provided in conformation to the plurality of PEs 13 to store data to be used when the plurality of PEs 13 perform operations; and an I/O bank 16 which is provided in conformation to the plurality of PEs 13 and performs data transfer with an external memory.例文帳に追加

並列演算モジュールは、複数のＰＥ１３と、複数のＰＥ１３に対応して設けられ、複数のＰＥ１３が演算を行なう際に用いられるデータを記憶するＡバンク１４およびＢバンク１５と、複数のＰＥ１３に対応して設けられ、外部メモリとの間でデータ転送が行なわれるＩＯバンク１６とを含む。 - 特許庁

The audio decoder section 4b is prepared, in parallel, with an audio packet extraction section 43 which extracts audio packets constitute audio data to the input b of the sector data from an external memory 5 connected to the front end processor section 4a, a supplementary packet extraction section 48 which extracts the supplementary packets consisting of supplementary data and a frame information extraction section 52.例文帳に追加

オーディオデコーダー部４ｂは、フロントエンドプロセッサ部４ａに接続された外部メモリ５からのセクターデータの入力ｂに対してオーディオデータよりなるオーディオパケットAudio Packetを抽出するオーディオパケット抽出部４３と、サプリメンタリーデータよりなるサプリメンタリーパケットSupplementary Packetを抽出するサプリメンタリーパケット抽出部４８と、フレーム情報抽出部５２を並列に用意する。 - 特許庁

The signal processor 1 includes: a data register 12 for storing data to be calculated; a plurality of calculators 11-1 to 11-m for calculating data stored in the data register 12 in parallel; and a controller 13 for controlling the calculation by the plurality of computing elements 11-1 to 11-m in response to a program stored in an instruction memory 14.例文帳に追加

信号処理装置１は、演算対象のデータを記憶するデータレジスタ１２と、データレジスタ１２に記憶されたデータを並列に演算可能な複数の演算器１１−１〜１１−ｍと、命令メモリ１４に記憶されたプログラムに応じて複数の演算器１１−１〜１１−ｍによる演算を制御するコントローラ１３とを含む。 - 特許庁

In a memory distribution type parallel computer for executing plural processes by plural processors connected through a communication network, each processor for executing at least one process out of plural processes has a scheduler for scheduling the data transfer of substitute data to respective processes and a data transfer means for executing data transfer through the communication network in accordance with the schedule.例文帳に追加

通信ネットワークにより接続された複数の処理装置により複数のプロセスを実行する分散メモリ型並列計算機においては、複数のプロセスのうちの少なくとも１のプロセスを実行する各処理装置が、複数のプロセスに対し重複割付けされた変数に当該プロセスがデータを代入する場合に、代入されるデータの各プロセスへのデータ転送をスケジューリングするスケジューラと、スケジューラに従って、通信ネットワークを介するデータ転送を行うデータ転送手段とを有する。 - 特許庁