「memory-core system」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

To perform both data transfer and deletion between dynamic load distribution and processor core in a distributed memory type multi-core processor system.例文帳に追加

分散メモリ型のマルチコアプロセッサシステムにおいて動的負荷分散とプロセッサコア間のデータ転送の削減とを両立させる。 - 特許庁

Such a free core system is obtained that the read-out of data can be performed for the memory cell in a core being not selected while the write-in/erasion of data is performed for the core selected by the core selecting means.例文帳に追加

コア選択手段により選択されたコアに対してデータ書込み／消去を行っている間に、選択されていないコア内のメモリセルに対してデータ読出しを可能とするフリーコア方式を実現した。 - 特許庁

Such a free core system is realized that read-out of data can be performed for a memory cell in a core being not selected while write-in/erasion of data is performed for a selected core by a core selecting means.例文帳に追加

コア選択手段により選択されたコアに対してデータ書込み／消去を行っている間に、選択されていないコア内のメモリセルに対してデータ読出しを可能とするフリーコア方式を実現した。 - 特許庁

The video/graphic system is equipped with a memory device having a memory core and 1st and 2nd registers.例文帳に追加

ビデオ/グラフィックシステムは、メモリコアと、第１及び第２のレジスタとを有するメモリ装置を備えている。 - 特許庁

To provide a computer system capable of saving data in the memory area of a removable object in a memory not to be removed even when a memory area to be a core in terms of a system is present in the memory area of the removal object.例文帳に追加

抜去対象のメモリ領域にシステム上コアとなるメモリ領域が存在する場合でも、抜去されないメモリに、抜去対象のメモリ領域のデータを退避可能なコンピュータシステムを提供する。 - 特許庁

The system is constituted so that data transfer processing to a local memory and processing inside of a processor core can be executed in parallel by installing a local memory control part outside the core part so as to control the data transfer to the local memory connected to the core part via a local data bus.例文帳に追加

本発明では、プロセッサコア部にローカルデータバスを介して接続されたローカルメモリへのデータ転送を制御するためのローカルメモリ制御部をプロセッサコア部の外部に設けて、ローカルメモリへのデータ転送処理とプロセッサコア部内での処理とを並列して行えるように構成した。 - 特許庁

METHOD AND APPARATUS TO CHANGE OPERATING FREQUENCY OF SYSTEM CORE LOGIC TO MAXIMIZE SYSTEM MEMORY BANDWIDTH例文帳に追加

システム・コア・ロジックの動作周波数を変更してシステム・メモリ帯域幅を最大にする方法および装置 - 特許庁

To provide a multi-core system for reducing the memory cost of the whole system by reducing overall latency.例文帳に追加

全体的なレイテンシを小さくし、かつシステム全体のメモリコストを削減することのできるマルチコアシステムを得る。 - 特許庁

The memory controller 1100 is divided into system bus interfaces 1200, 1210 and 1220, a memory controller core part 1300 and a memory interface 1400.例文帳に追加

メモリコントローラ１１００を、システムバスインターフェース１２００，１２１０，１２２０と、メモリコントローラコア部１３００と、メモリインターフェース１４００に分割する。 - 特許庁

In an embodiment, a software development system comprises two processor core models, a memory model and an endian-dependent code detection unit.例文帳に追加

実施形態によれば、２つのプロセッサコアモデルと、メモリモデルと、エンディアン依存コード検出部と、を備える。 - 特許庁

A multiprocessor system including three or more processors reads a previous startup core No. from a shared memory during startup (S1).例文帳に追加

３個以上のプロセッサを有するマルチプロセッサシステムであって、起動時に共有メモリから前回起動コアＮｏ．を読み込む（Ｓ１）。 - 特許庁

METHOD FOR INITIALIZING INSTANCE AND EXECUTING COMPUTER PROGRAM BY LOADING OPERATION SYSTEM CORE PROGRAM FROM HIGH-SPEED DATA ACCESS MEMORY例文帳に追加

高速データアクセスメモリよりオペレーションシステムコアプログラムをロードしてコンピュータプログラムをインスタント起動実行する方法 - 特許庁

To exchange an FRU (Field Replaceable Unit) without stopping a computer system even when a failure occurs in a memory unit including a core area on a board.例文帳に追加

ボード上のコア領域を含むメモリユニットが故障した場合でも、コンピュータシステムを停止せずにＦＲＵを交換する。 - 特許庁

The memory controller core part 1300 is provided with a controller internal system bus 1310 for a system bus interface that should correspond to the optional number of memory interfaces as well as a command control part 1320.例文帳に追加

また、メモリコントローラコア部１３００には、コマンド制御部１３２０の他に、任意の個数のメモリインターフェースに対応すべくシステムバスインターフェース用のコントローラ内部システムバス１３１０を設ける。 - 特許庁

The card type electronic device 1 comprises a mask ROM core 2, a rewritable flash memory core 3, a system part 4 and a power-on detection part 5.例文帳に追加

このカード型電子機器１は、マスクＲＯＭコア２と、書き換え可能なフラッシュメモリコア３と、システム部４と、パワーオン検出部５とを具備する。 - 特許庁

To provide a multi-core processor system dynamically adding/deleting an area to be used by a multi-core processor as a main memory, while maintaining the consistency of a cache.例文帳に追加

キャッシュの一貫性を保ちつつマルチコアプロセッサがメインメモリとして使用できる領域を動的に追加／削除することができるマルチコアプロセッサシステムを提供する。 - 特許庁

To provide a system for executing an application program written so as to be executed by means of a multi-core graphics processing unit (multi-core GPU) to be executed on a general purpose central processing unit (CPU) having a shared memory.例文帳に追加

マルチコアグラフィックプロセッサ（マルチコアＧＰＵ）により実行するために書かれ、共有メモリをもつ汎用プロセッサにより実行するためのシステム。 - 特許庁

The computer system includes a CPU core, a DSP core, a data cache, a first and a second sequential buffer modules, and an external memory, and sequentially accesses input or output data transmitted in or from the DSP core using a sequential buffer instead of the data cache.例文帳に追加

ＣＰＵコア、ＤＳＰコア、データキャッシュ、第１及び第２シーケンシャルバッファモジュール、及び外装メモリを含み、ＤＳＰコアに／から伝達される入力または出力データをデータキャッシュを使用せず、シーケンシャルバッファを使用してシーケンシャルにアクセスする。 - 特許庁

In the multiprocessing system including a plurality of processor cores operated based on coherent multiprocessing, each core includes a cache memory for storing local copies of data values in a coherent memory area.例文帳に追加

コヒーレント多重処理に基づいて動作する複数のプロセッサコアを含む多重処理システムにおいて、それぞれのコアはコヒーレントメモリ領域内のデータ値のローカルコピーを格納するキャッシュメモリを含んでいる。 - 特許庁

The system includes an integrated circuit device including a memory core, a shared data bus, and a plurality of first tier buffers for receiving data from a memory.例文帳に追加

該システムは、メモリ・コア、共用データ・バス、およびメモリからデータを受信する複数の第一ティア・バッファを包含する集積回路デバイスを含む。 - 特許庁

This system includes: a memory file 132, which includes an entry 220 configured to store a first addressing pattern 206 and a first tag 208; and an execution core 124 coupled to the memory file.例文帳に追加

第１アドレッシングパターン（２０６）および第１タグ（２０８）を記憶するように構成されたエントリ（２２０）を含むメモリファイル（１３２）と、前記メモリファイルに結合される実行コア（１２４）とを含むシステムである。 - 特許庁

Status data from a circuit 2 (a processor core or a memory) are stored in a memory 14 via system buses 4, 6, 8, and 10 under the control by a status storage controller 16.例文帳に追加

回路２（プロセッサ・コアまたはメモリ）からの状態データは状態保存コントローラ１６の制御の下にシステム・バス４，６，８，１０を介してメモリ１４に保存される。 - 特許庁

To suppress increase of circuits for performing a memory test and to suppress increase of the number of test steps in a system LSI having a processor core and a plurality of memory banks.例文帳に追加

プロセッサコアと複数のメモリバンクを持つシステムＬＳＩにおいて、メモリテストを実施するための回路増加を抑え、かつテストステップ数の増加を抑える。 - 特許庁

To provide a cache memory system capable of reducing the overhead of memory access, improving the utilization efficiency of a memory, a CPU, an external device for supplying data to the memory and the like, and improving the performance of the entire system, and to provide a CPU core, and a cache memory control method.例文帳に追加

本発明は、メモリアクセスのオーバーヘッドを削減すると共に、メモリやＣＰＵ、メモリにデータ供給する外部デバイス等の利用効率を上げ、システム全体の性能を向上させることの出来るキャッシュメモリシステム、ＣＰＵコア及びキャッシュメモリ制御方法を提供することを課題とする。 - 特許庁

To provide a memory system having a series data interface for receiving data from at least one memory bank as a series bit stream and supplying data to at least one memory bank as the series bit stream, and a series data path core.例文帳に追加

直列ビットストリームとして少なくとも1つのメモリバンクからデータを受け取り、直列ビットストリームとして少なくとも1つのメモリバンクにデータを供給するための直列データインターフェースおよび直列データ経路コアを有するメモリシステム。 - 特許庁

To provide a method, apparatus and program for changing an operating frequency for a system core logic used to interface to memory in a multi-processor data processing system.例文帳に追加

マルチプロセッサ・データ処理システム内のメモリへのインターフェイスに使用するシステム・コア・ロジックの動作周波数を変更する方法、装置、およびプログラムを提供すること。 - 特許庁

A system BIOS executes, according to rating information stored in a nonvolatile memory 151 of the battery 150, processing for setting one of a multi-core mode enabling operation of the two cores 112 and 113 and a single core mode enabling operation of either one of the two cores 112 and 113.例文帳に追加

システムＢＩＯＳは、バッテリ１５０の不揮発性メモリ１５１に格納されている定格情報に応じて、ＣＰＵ１１１を２つのコア１１２，１１３が動作可能なマルチコアモードおよび２つのコア１１２，１１３の一方が動作可能なシングルコアモードの一方に設定する処理を実行する。 - 特許庁

In this multi-core processor for a build-in system in which a debug control unit is incorporated, JTAG ICE debug functions, that is, program stop/resumption, register dump, memory dump and trace or the like are realized by using one multi-core processor.例文帳に追加

デバッグコントロールユニットを内蔵した組み込みシステム向けマルチコアプロセッサにおけるＪＴＡＧ ＩＣＥデバッグ機能、すなわち、プログラム停止・再開、レジスタダンプ、メモリダンプ、トレースなどを、１つのマルチコアプロセッサを使って実現させる。 - 特許庁

A computer system 10 is provided with a CPU module 12, plural memory modules 14 each of which has an MPU 36 and a RAM core 34, plural sets of buses 24 to connect a CPU with the memory module and to connect between memory modules and each memory module is operated by an instruction to be given from the CPU 12.例文帳に追加

コンピュータシステム１０は、ＣＰＵモジュール１２と、それぞれがＭＰＵ３６およびＲＡＭコア３４とを有する複数のメモリモジュール１４と、ＣＰＵとメモリモジュールとの接続やメモリモジュール間の接続をなす複数組のバス２４とを備え、ＣＰＵ１２から与えられるインストラクションにより、各メモリモジュールが作動する。 - 特許庁

The intermediate code execution system 1 comprises a processor 10, a main memory 12, an internal memory 15 faster than the main memory 12, and a coprocessor 16 which speeds up the execution of an intermediate code, and executes a command which cannot use the coprocessor 16 by utilizing a core module 21 and a sub-module 21b stored in the internal memory 15.例文帳に追加

中間コード実行システム１は、プロセッサ１０と、メインメモリ１２と、メインメモリ１２よりも高速な内蔵メモリ１５と、中間コードの実行を高速化するコプロセッサ１６とを備え、コプロセッサ１６を利用することができない命令を内蔵メモリ１５に格納されたコアモジュール２１およびサブモジュール２１ｂを利用して実行する。 - 特許庁

In a memory system 100 with an information processing apparatus 1 and a semiconductor memory device 2, the semiconductor memory device 2 is provided with an interface part 61 which transmits data read out from a memory core 7 to the information processing apparatus 1, in compliance with a plurality of communication protocols which have mutually different signal transmission and reception methods.例文帳に追加

情報処理装置１と半導体メモリ装置２とを備えるメモリシステム１００において、半導体メモリ装置２は、信号の送受信方法が互いに相違する複数の通信プロトコルに準拠して、メモリコア７から読み出されたデータを情報処理装置１に対して送信するインターフェース部６１を備えている。 - 特許庁

By turning on a buffer gate 9, an emulation function based on an application system connected to a CPU core 19, emulation memory 47 and connector 51 and a debugging support function based on a break condition detecting part 13 and a trace memory 31 are executed.例文帳に追加

バッファゲート９をＯＮにすることにより、ＣＰＵコア１９とエミュレーションメモリ４７と接続コネクタ５１に接続された応用システムによるエミュレーション機能、およぶブレーク条件検出部１３とトレースメモリ３１によるデバッグ支援機能を行う。 - 特許庁

The system part 4, if an operation mode signal supplied from the host device becomes a high level, executes the application program rewriting program to receive a new application program sent from the host device and write it into the flash memory core 3, or otherwise, executes the application program recorded on the flash memory core 3.例文帳に追加

システム部４は、ホスト機器から供給される動作モード信号がハイレベルとなった場合に、アプリケーションプログラム書換プログラムを実行することにより、ホスト機器から送信される新たなアプリケーションプログラムを受信してフラッシュメモリコア３に書き込み、そうでない場合に、フラッシュメモリコア３に記録されているアプリケーションプログラムを実行する。 - 特許庁

To provide program developers with useful information for program optimization in a processor system which includes a cache memory for each processor core.例文帳に追加

プロセッサコア毎にキャッシュメモリが設けられたプロセッサシステムについて、プログラム開発者に対してプログラムの最適化に有用な情報を提供する。 - 特許庁

An address conversion circuit 6 converts the virtual address VA o a processor core 4 into a mapped address MA based on estimated address mapping and accesses a memory system 8.例文帳に追加

アドレス変換回路（６）が予測したアドレス・マッピングに基づきプロセッサ・コア（４）の仮想アドレス（ＶＡ）をマップド・アドレス（ＭＡ）に変換してメモリ・システム（８）をアクセスする。 - 特許庁

To provide a method, which initializes an instance and executes a computer program by loading an operation system core program from a high-speed data access memory.例文帳に追加

高速データアクセスメモリよりオペレーションシステムコアプログラムをロードしてコンピュータプログラムをインスタント起動実行する方法の提供。 - 特許庁

Each processor core is placed in a power-saving mode or in a non-operating state, and the cache memory is brought into in a state capable of responding to a consistency management request, whereby the system continues operation as the whole and continuously manages the consistency.例文帳に追加

それぞれのプロセッサコアを節電モードすなわち非動作状態に置き、キャッシュメモリを一貫性管理要求に応答可能な状態に置くことにより、システムは全体として動作を持続し、一貫性を管理し続ける。 - 特許庁

Accordingly, the security protection mode (third level of privilege) constructed by an unaggressive method is provided on a processor system 10 including a processor core, a command and data cache, a write buffer and a memory management unit.例文帳に追加

この様に、プロセッサ・コア、命令およびデータ・キャッシュ、書き込みバッファおよびメモリ管理ユニットを含むプロセッサ・システム（１０）上に、非侵略的な方法で構築された機密保護モード（特権の第３レベル）が具備される。 - 特許庁

To provide a multicore system, and electronic control unit, a motor ECU, a control system, and an order execution method which enables each core to execute the order in parallel with each other by suppressing the increase in the memory capacity and regardless of whether it is a reentrant process or not.例文帳に追加

メモリ容量の増大を抑制して、また、リエントラントな処理か否かに関わらず、各コアが並行に命令を実行可能なマルチコアシステム、電子制御ユニット、モータＥＣＵ、制御システム及び命令実行方法を提供すること。 - 特許庁

The two processor core models execute a target program of a system comprising two processor cores having endian formats different from each other and a buffer memory for temporarily storing transmission data between the two processor cores to simulate operations of the two processor cores respectively.例文帳に追加

２つのプロセッサコアモデルは、エンディアン形式が夫々異なる２つのプロセッサコアと、２つのプロセッサコア間の転送データを一時記憶するバッファメモリと、を備えるシステムのターゲットプログラムを実行して２つのプロセッサコアの動作を夫々模擬する。 - 特許庁

On the final stage of target program development, the buffer gate 9 is turned off, the debugging support function is stopped and only the emulation function based on the application system connected to the CPU core 19, emulation memory 47 and connecting socket 51 is executed so that the emulator can be disconnected from a host machine.例文帳に追加

ターゲットプログラム開発の最終段階で、バッファゲート９をＯＦＦして、デバッグ支援機能を停止し、ＣＰＵコア１９とエミュレーションメモリ４７と接続ソケット５１に接続された応用システムによるエミュレーション機能だけを行うので、ホストマシンから分離できる。 - 特許庁

To obtain a power saving function with the performance of keeping consistency in a coherent multiprocessing system including cache copies of data values by bringing a processor core into a nonactive state by power-down while a memory access management unit performs a consistency management operation without requiring the operation of the processor core in the active state of a cache memory for storing data values which needs to keep the consistency.例文帳に追加

この発明は、データ値のキャッシュコピーを含むコヒーレント多重処理システムにおいて、一貫性維持を必要とするデータ値を格納するキャッシュメモリがアクティブ状態であって、プロセッサコア自体の動作を必要とせずにメモリアクセス管理ユニットが一貫性管理動作を行う間、プロセッサコアをパワーダウンして非アクティブ状態にすることにより、一貫性を維持する能力と共に節電機能を実現する。 - 特許庁