「multi clock」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

To economically and simply conduct adjustment and inspection of an optical module without the need for using an expensive exclusive measure ment instrument such as a multi-channel generator by providing a clock generat ing section generating a test pattern in an optical subscriber line terminating unit (ONU).例文帳に追加

光加入者線終端装置（ＯＮＵ）内にテストパターンを発生するクロック発生部を設けることで、マルチチャネルジェネレータ等の高価な専用測定器を用いることなく光モジュールの調整検査を経済的に、かつ簡易に行なう。 - 特許庁

A measuring control circuit 630 acquires the measuring object data held to the shift register group 101 according to the clock signals supplied from the multi-phase clock generating circuit 300, detects the toggle position of the measuring object data in each stage of the n-pieces of shift registers constituting the shift register group 101, and measures the phase quality of data based on the detected toggle position in each stage.例文帳に追加

測定制御回路６３０は、多相クロック生成回路３００から供給されたクロック信号に従ってシフトレジスタ群１０１に保持された測定対象データを取得し、シフトレジスタ群１０１を構成するｎ個のシフトレジスタの各段における測定対象データのトグル位置を検出し、この検出された各段におけるトグル位置に基づいてデータ位相品質を測定する。 - 特許庁

To provide a multi-input A/D converter and a multi-input A/D conversion method for realizing the high-efficiency and high-speed processing of A/D conversion by performing control so as to read digital signals at the time other than critical time bands before and after the edge timing of clock signals for sampling analog signals and outputting the digital signals.例文帳に追加

本発明の課題は、アナログ信号のサンプリング及びデジタル信号の出力を行う、クロック信号のエッジタイミング前後のクリティカルな時間帯以外の時間にデジタル信号を読み出すことができるように制御して、Ａ／Ｄ変換の高効率かつ高速な処理を実現する多入力Ａ／Ｄ変換装置、及び多入力Ａ／Ｄ変換方法を提供することである。 - 特許庁

To stably restore data and a clock even without changing special communication procedures of a rate change prenotice or the like in a multi-rate PON system wherein downstream communication between a station side device and each terminal device is performed at a plurality of transmission rates.例文帳に追加

局側装置と各端末装置との間の下り方向通信が複数の伝送レートで行われるマルチレートＰＯＮシステムにおいて、レート変更予告のような特殊な通信手順の変更を行わなくても、データとクロックを安定して復元できるようにする。 - 特許庁

A network element NE 1 is in subordinate synchronization with a main synchronous clock generator 19, sets a value of '1010' as a recognition number of the subordinate synchronization direction to the high-order 4 bits of an S1 byte of the multi-section overhead MSOH of a synchronous transfer mode STM-n signal and transmits the resulting signal to a NE 2.例文帳に追加

ＮＥ１は、主同期クロック発生装置１９に従属同期するとともに、ＳＴＭ−ｎ信号のＭＳＯＨのＳ１バイトの上位４ビットに、従属同期方向認識番号として、“１０１０”という値を設定し、ＮＥ２に伝送する。 - 特許庁

To provide an image processor which is convenient for a user, and a method for controlling the image processor and a program without complicating control or device even when different sizes or different types of originals coexist in the case of multi-clock copy.例文帳に追加

マルチクロップコピーする場合、異なるサイズや異なる種別の原稿が混載されていても、制御や装置を複雑にせずに、ユーザにとって使い勝手のよい画像処理装置、画像処理装置の制御方法およびプログラムを提供することを目的とするものである。 - 特許庁

The image processor that outputs multi-bit data includes: an output data processing circuit 10 dividing an output phase in the direction of transition of output data D[n] to D[n+7]; and an output clock phase changing circuit 40 that controls the output phase.例文帳に追加

多ビットデータ出力を行う画像処理装置は、出力データＤ［ｎ］〜Ｄ［ｎ＋７］の遷移方向により出力位相を分割できる出力データ処理回路１０と、出力位相を制御する出力クロック位相変更回路４０とを有している。 - 特許庁

To reduce a throughput for obtaining an ASV of each module of a multi-power source LSI, and to adjust a power supply voltage to be supplied to each module to a proper value even when manufacturing variation dependency and power supply voltage dependency between a clock tree circuit and a logic circuit configuring a module are different.例文帳に追加

多電源ＬＳＩの各モジュールのＡＳＶを求めるための処理量を軽減させ、モジュールを構成するクロックツリー回路と論理回路製造との製造ばらつき依存性と電源電圧依存性とが異なる場合でも各モジュールに供給する電源電圧を適切な値に調整すること。 - 特許庁

To provide a reception burst signal identifying circuit that is provided at the point side of a PDS transmission system or the like for identifying a reception burst signal transmitted from a multi-point side and moreover received at the point side with a frequency band, which is half times that of a clock frequency band in a simple circuit constitution.例文帳に追加

ＰＤＳ伝送システム等のポイント側に設けられ、マルチポイント側から送信されてポイント側で受信される受信バースト信号を、簡単な回路構成で、しかもクロック周波数帯域の半分以下の周波数帯域で識別できる受信バースト信号識別回路を提供する。 - 特許庁

A multi-clock design style is necessary for integrated circuits(IC) with a high degree of integration such as a very large-scale integration or an ultra large-scale integration (VLSI or ULSI) used for a complicated ASIC (application specific integrated circuit), an SOC(systems on a chip) in a number of cases on grounds of functions and/or performance.例文帳に追加

高い集積度を持つ集積回路（IC）、例えば、複雑なASIC（Application Specific Integrated Circuits：特定用途集積回路）あるいはSOC（Systems on a Chip）に対して用いられる大規模あるいは超大規模集積回路（VLSIあるいはULSI）は、多くの場合、機能および／あるいは性能上の理由からマルチクロック設計スタイルを必要とする。 - 特許庁

To provide a driving device for a light emitting display panel capable of realizing a multi-gradation expression by digitally controlling a lighting period of light emitting elements and realizing the in-plane variation in a data line direction and γ correction without increasing the speed of a clock signal at a low cost.例文帳に追加

発光素子の点灯期間をデジタル制御することで多階調表現を実現させると共に、クロック信号を高速化させることなくデータ線方向の面内ばらつきおよびγ補正をローコストにおいて実現し得る発光表示パネルの駆動装置を提供すること。 - 特許庁

To provide a data transmission system capable of performing multi- point sampling and reducing generation probability of transmission errors without frequency-dividing clocks generated by a transmitter side to multiple and transmitting them to a receiver in the data transmission system for which a transmitter and the receiver are connected through plural data lines and clock lines.例文帳に追加

送信装置と受信装置とが複数のデータ線とクロック線とにより接続されたデータ伝送システムにおいて、送信装置側の生成したクロックを逓倍に分周して受信装置に送信しなくとも、多点サンプリングを可能とし、伝送誤りの発生確率を低減することが可能なデータ伝送システムを提供する。 - 特許庁

The local timing reproducing part 120 generates a multi-phase timing signal J2 comprised of a plurality of clock signals, whose toggle frequency is lower than that of the entire high-speed signal processing part 140 and which become a reference of digital signal processing in the high-speed signal processing part 140, and supplies it to the high-speed signal processing part 140.例文帳に追加

局所タイミング再生部１２０は、高速信号処理部１４０全体のトグル頻度よりもトグル頻度の低いクロック信号であって、高速信号処理部１４０におけるデジタル信号処理の基準となる複数のクロック信号でなる多相タイミング信号Ｊ２を生成して高速信号処理部１４０に供給する。 - 特許庁

To provide a clock generation circuit, a semiconductor integrated circuit, and a test device therefor which can prevent a decrease in detection rate and an increase in circuit size, reduce the effect of a multi-cycle path, correctly identify problem parts, and test at a higher frequency even if provided with test objects with different frequencies in a non-scanned cell test.例文帳に追加

非スキャンセルの試験において、検出率低下、回路規模の増大を防止でき、マルチサイクルパスの影響を低減でき、不具合箇所を的確に特定でき、異周波数の試験対象があっても高速側の周波数で試験をすることが可能な、クロック生成回路、半導体集積回路およびその試験装置を提供する。 - 特許庁

Clocks that are shifted by one bit each in a light input data signal with a frequency being 1/n of a bit rate of the signal received by the photodiode 11 are fed to clock input terminals 7(1)-7(n) of the mobiles 6(1)-6(n) to separate and extract multi-channel low speed electric signals from the light input data signal of one channel.例文帳に追加

フォトダイオード１１に入力する光入力データ信号のビットレートの1/nの周波数で同光入力データ信号の１ビットずつずれたクロックを、各モービル６(1)〜６(n)のクロック入力端子７(1)〜７(n)に印加して、１チャネルの光入力データ信号から多チャネルの低速化した電気信号を各出力端子８(1)〜８(n)より分離抽出する。 - 特許庁

An apparatus for developing the synchronization of an intermediate layer of a signal such as a transport layer or a multiplex layer of a multi-layered compressed video signal includes, at the encoding end of the system, a counter 23 which is responsive to a system clock 22, and a count value is embedded in the signal at the transport layer following a prescribed schedule by a processor 13.例文帳に追加

圧縮された多層のビデオ信号のトランスポート層または多重層のような、中間層の信号の同期を発生させる装置は、システムの符号化端末において、システム・クロック２２に応答する計数器２３を含んでおり、計数値は処理装置１３により所定のスケジュールに従ってトランスポート層における信号に詰め込まれる。 - 特許庁

An apparatus for generating the synchronization of a signal of an intermediate layer such as the transport layer or multiplex layer of a multi-layered compressed video signal includes a counter 23 capable of responding to a system clock 22 in an encoding terminal of a system, and a count value is embedded in the signal of the transport layer by a processor 13 in accordance with a prescribed schedule.例文帳に追加

圧縮された多層のビデオ信号のトランスポート層または多重層のような、中間層の信号の同期を発生させる装置は、システムの符号化端末において、システム・クロック２２に応答する計数器２３を含んでおり、計数値は処理装置１３により所定のスケジュールに従ってトランスポート層における信号に詰め込まれる。 - 特許庁

An apparatus for generating the synchronization of a signal of an intermediate layer such as the transport layer or multiple strata of a multi-layered compressed video signal includes a counter 23 responding to a system clock 22 in an encoding terminal of a system, and a count value is embedded in the signal of the transport layer by a processor 13 according to a predetermined schedule.例文帳に追加

圧縮された多層のビデオ信号のトランスポート層または多重層のような、中間層の信号の同期を発生させる装置は、システムの符号化端末において、システム・クロック２２に応答する計数器２３を含んでおり、計数値は処理装置１３により所定のスケジュールに従ってトランスポート層における信号に詰め込まれる。 - 特許庁

An apparatus for developing synchronization of a signal of an intermediate layer, such as the transport or multiplex layer of a multi-layered compressed video signal, includes, at the encoding end of a system, a counter 23 that is responsive to a system clock 22, and the counted value is embedded in the signal at the transport layer according to a predetermined schedule by a processor 13.例文帳に追加

圧縮された多層のビデオ信号のトランスポート層または多重層のような、中間層の信号の同期を発生させる装置は、システムの符号化端末において、システム・クロック２２に応答する計数器２３を含んでおり、計数値は処理装置１３により所定のスケジュールに従ってトランスポート層における信号に詰め込まれる。 - 特許庁

The signal phase converter 104 creates phase information Ipm for obtaining phase modulating signals corresponding to data A of (m+1) bits that are converted from data M (multi-valued signals of n-ary) of m bits obtained by grouping the data Din into m bits and changed in value for each one clock, and outputs a control voltage Vct that is furthermore converted from the phase information Ipm.例文帳に追加

信号位相変換器１０４は、データＤinをｍビット毎に区切って得られたｍビットのデータＭ（ｎ値の多値信号）を変換した、１クロック毎に値が変化したｍ＋１ビットのデータＡに対応した位相変調信号を得るための位相情報Ｉpmを生成し、この位相情報Ｉpmをさらに変換した制御電圧Ｖctを出力する。 - 特許庁

To realize recording and reproduction of multi-value information of constant linear density (CLV disk format) on the information track of an optical disk in a CAV drive state in which an ideal fundamental clock string (virtual CLV_CLK) for forming the CLV disk format by CAV drive on an original disk medium or optical disk media is introduced and a comparatively stable drive state is easily realized.例文帳に追加

ＣＡＶ駆動によるＣＬＶディスクフォーマットを光ディスク原盤あるいは光ディスクメデイア上に形成するための理想的な基本クロック列（仮想ＣＬＶ_ＣＬＫ）を導入し、比較的安定した駆動状態を実現し易いＣＡＶ駆動状態で、光ディスクの情報トラック上に、線密度一定（ＣＬＶディスクフォーマット）な多値情報の記録／再生を行うことを可能にする。 - 特許庁