「off-buffer circuit」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

In response to a first control signal, the first switch turns off so that the first buffer circuit drives the first data line, and the second switch turns off so that the second buffer circuit drives the second data line.例文帳に追加

第１の制御信号に応答して、第１のスイッチは、第１バッファ回路が第１のデータ線を駆動するように閉成し、第２のスイッチは、第２バッファ回路が第２のデータ線を駆動するように閉成する。 - 特許庁

The oscillation of the oscillation circuit is continued by only using the gain of the logic inverter 13 by turning off the three-state inverter buffer 12 by means of the ON/OFF control circuit 11 after the time required for stabilizing the oscillation circuit has elapsed.例文帳に追加

水晶発振回路が安定するのに必要な時間の後に、オン・オフ制御回路11によりスリーステートインバータバッファ12をオフにし、論理インバータ13のみのゲインで発振回路を継続する。 - 特許庁

A buffer circuit group 11a on the clock tree network includes a transmission control circuit GCB for controlling application/shut off of a clock signal CLK to the buffer circuit group 11a, and switch circuits TR3, TR4 for interrupting the connection between the buffer circuit group 11a and power supplies VDD, Vss when the transmission control circuit GCB interrupts the clock signal CLK.例文帳に追加

バッファ回路群１１ａへのクロック信号ＣＬＫの供給と遮断を制御する伝達制御回路ＧＣＢと、伝達制御回路ＧＣＢでクロック信号ＣＬＫを遮断するとき、バッファ回路群１１ａと電源ＶDD，Ｖssとの接続を遮断するスイッチ回路Ｔr3，Ｔr4とを備えた。 - 特許庁

Predetermined drive voltage (b) is supplied to the control circuit 2 without going passing through the intermediary of the ON/OFF switching circuit 6, while the drive voltage (c) is supplied to the switching signal buffer circuit 8 via the ON/OFF switching circuit 6.例文帳に追加

制御回路２には、ＯＮ／ＯＦＦスイッチ回路６を介することなく所定の駆動電圧（ｂ）が供給され、スイッチ信号バッファ回路８には、ＯＮ／ＯＦＦスイッチ回路６を介して駆動電圧（ｃ）が供給される。 - 特許庁

To select the local signal outputted from a PLL2 circuit 215, on the other hand, the multiplying circuit 211 and buffer 207 are turned on, the multiplying circuit 209 and buffer 205 are turned off, and the changeover switch 203 is co switched to connect the buffer 207.例文帳に追加

また、ＰＬＬ２回路２１５から出力されたローカル信号を選択する場合には、逓倍回路２１１及びバッファ２０７の電源をＯＮにし、逓倍回路２０９及びバッファ２０５の電源をＯＦＦにし、切換えスイッチ２０３をバッファ２０７が接続するように切換える。 - 特許庁

To select a local signal outputted from a PLL1 circuit 213, a multiplying circuit 209 and a buffer 205 are powered on, a multiplying circuit 211 and a buffer 207 are turned off, and a changeover switch 203 is so switched as to connect the buffer 205.例文帳に追加

ＰＬＬ１回路２１３から出力されたローカル信号を選択する場合には、逓倍回路２０９及びバッファ２０５の電源をＯＮにし、逓倍回路２１１及びバッファ２０７の電源をＯＦＦにし、切換えスイッチ２０３をバッファ２０５が接続するように切換える。 - 特許庁

To provide a buffer circuit which satisfies both low power consumption and slew rate characteristics that are in a trade-off relation with each other.例文帳に追加

トレードオフの関係にある低消費電流化とスルーレート特性をともに満足するバッファ回路を提供する。 - 特許庁

When an input (Vin) is at a high level, the transistors (M_5, M_6) are conducted and cut off, respectively, and the output (Vout) of the buffer circuit becomes VDD.例文帳に追加

入力（Vin）がハイレベルであればトランジスタ（M_５、M_６）が各々導通及び遮断され、バッファー回路の出力（V_out）はVDDになる。 - 特許庁

A driving circuit of MOSFETs of a MOS rectification device driven electric motor is constituted of a rectifier input/output voltage taking-in part, an on-off decision circuit part, an on-off determination logical circuit part, an output buffer part, a diagnostic part, and so on.例文帳に追加

ＭＯＳ整流型電動機のＭＯＳＦＥＴの駆動回路を整流器入出力電圧取り込み部，オンオフ判定回路部，オンオフ決定論理回路部，出力バッファ部，診断部、その他で構成する。 - 特許庁

A MOSFET drive circuit of a MOS rectification type electric motor is constituted of a rectifier input/output voltage capturing part, an on/off decision circuit part, an on/off decision logic circuit part, an output buffer part, a diagnostic part and others.例文帳に追加

ＭＯＳ整流型電動機のＭＯＳＦＥＴの駆動回路を整流器入出力電圧取り込み部，オンオフ判定回路部，オンオフ決定論理回路部，出力バッファ部，診断部、その他で構成する。 - 特許庁

An operating circuit for the MOSFETs of a MOS rectifier type alternator is comprised of a rectifier input/output voltage taking-in portion, an on/off determining circuit portion, an on/off decision logic circuit portion, an output buffer portion, a diagnosing portion, and others.例文帳に追加

ＭＯＳ整流型オルタネータのＭＯＳＦＥＴの駆動回路を整流器入出力電圧取り込み部，オンオフ判定回路部，オンオフ決定論理回路部，出力バッファ部，診断部、その他で構成する。 - 特許庁

A MOSFET drive circuit of a MOS rectification type electric motor is constituted by a rectifier input/output voltage incorporation part, an on/off decision circuit part, an on/off determining logical circuit part, an output buffer part, a diagnostic part, and so on.例文帳に追加

ＭＯＳ整流型電動機のＭＯＳＦＥＴの駆動回路を整流器入出力電圧取り込み部，オンオフ判定回路部，オンオフ決定論理回路部，出力バッファ部，診断部、その他で構成する。 - 特許庁

In the second state where the signal output from the output buffer 2 is turned off, the pull-up circuit 4 is turned off, and the pull-down circuit 5 is turned on, if the input level of the output buffer 2 is in a low state, it is determined that the output terminal 3 is not short-circuited to a power supply line.例文帳に追加

出力バッファ２からの信号出力オフ、プルアップ回路４オフ、プルダウン回路５オン、の第２状態において、入力バッファ２の入力レベルがＬＯＷであれば、出力端子３の電源ラインへの短絡無しと判定する。 - 特許庁

In the first state where a signal output from the output buffer 2 is turned off, the pull-up circuit 4 is turned on, and the pull-down circuit 5 is turned off, if an input level of the output buffer 2 is in a high state, it is determined that the output terminal 3 is not short-circuited to a grounding line.例文帳に追加

出力バッファ２からの信号出力オフ、プルアップ回路４オン、プルダウン回路５オフ、の第１状態において、入力バッファ２の入力レベルがＨＩＧＨであれば、出力端子３のグランドラインへの短絡無しと判定する。 - 特許庁

This control circuit controls one of the transistors of the buffer circuit so as to be ON and the other to be OFF according to data to be written, and controls both transistors of the buffer circuit so as to be OFF when no data is written in the memory cell.例文帳に追加

そして、この制御回路は、メモリセルへのデータ書き込み時には、書き込むデータに応じてバッファ回路のトランジスタの一方をオン状態に、他方をオフ状態に制御し、メモリセルへデータ書き込みをしていない時には、バッファ回路のトランジスタの双方をオフ状態に制御する。 - 特許庁

While the power of a buffer circuit 6 is kept turned on irrespective of the on or off of the power of the TCXO 1, a control unit 8 controls a switch 2 to cut off the power to the TCXO 1, and simultaneously controls a switch 7 to pull up an input to the buffer circuit 6.例文帳に追加

ＴＣＸＯ１の電源オン／オフに関わらず、バッファ回路６の電源をオンの状態に維持した上、制御部８がスイッチ２を制御してＴＣＸＯ１の電源をオフにするのと同時に、スイッチ７によりバッファ回路６の入力をプルアップする。 - 特許庁

Moreover, a ground line 82 is provided at the input side of the output buffer 46 of the spare wiring buffer circuit B1 and the ground line 82 is to be cut off when the spare line is connected to the signal line.例文帳に追加

そして、この該予備配線バッファ回路Ｂ１の出力バッファ４６の入力側には、接地ライン８２が設けられ、該接地ライン８２は、予備回線接続時に切断される。 - 特許庁

FETs 22, 24, 25 are turned on/off in response to an input signal SIN in the buffer circuit 20 to provide an output of a binary drive signal SOUT.例文帳に追加

バッファ回路２０では、入力信号Ｓ_INのレベルに応じてＦＥＴ２２，２４，２５がオン、オフし、２値の駆動信号Ｓ_OUT を出力する。 - 特許庁

To provide a buffer circuit and an integrated circuit in which power consumption can be reduced by preventing an unwanted current from flowing when turning on or off a power source.例文帳に追加

電源の投入又は遮断時に不必要な電流が流れることを防止して、消費電力を低減することができるバッファ回路及び集積回路を提供する。 - 特許庁

To provide a filter circuit comprising a gm amplifier, a capacitor and a buffer circuit whose offset voltage is constant even when the cut-off frequency is changed.例文帳に追加

ｇｍアンプとコンデンサとバッファ回路とからなるフィルタ回路において、カットオフ周波数の値を変化させても、オフセット電圧が一定であるフィルタ回路を提供する。 - 特許庁

During power off or when shifting to the energy saving mode, the reset signal is made to fall to a logic level L immediately, or after an extremely short time, and the delay circuit 230 and the AFE 227 are brought into reset state, thereby power feeding to the buffer circuit 225 is cut off.例文帳に追加

電源オフ時又は省エネモード移行時には、直ちに又は極く短時間後に、リセット信号を論理レベルＬに立ち下げて、遅延回路２３０及びＡＦＥ２２７をリセット状態にし、バッファ回路２２５への給電を断つ。 - 特許庁

The MPU obtains the operating state of an I/O power source 19 through a photo-coupler 15c, and holes the short-circuit buffer in the ON state even when the power source is turned off.例文帳に追加

一方、Ｉ／Ｏ電源１９の動作状態をフォトカプラ１５ｃを介して取得し、電源がＯＦＦになっても、短絡バッファをＯＮのままにする。 - 特許庁

To set an output buffer circuit at output high impedance state without fail even when one of two power supplies of a semiconductor device is cut off.例文帳に追加

２電源構成の半導体装置において１つの電源遮断時においても、確実に出力バッファ回路を出力ハイインピーダンス状態に設定する。 - 特許庁

A reset control circuit outputs a signal to the buffer circuit during a reset period to supply the first voltage to the one end of the ferroelectrics capacitor, turns off the first switch circuit, and outputs a first switch control signal to turn on the second switch circuit.例文帳に追加

リセット制御回路は、リセット期間にバッファ回路に信号を出力することで強誘電体キャパシタの一端に第１電圧を与えるとともに、第１スイッチ回路をオフし、第２スイッチ回路をオンする第１スイッチ制御信号を出力する。 - 特許庁

The output of the buffer circuit 21 is inputted to an input port circuit 5 so as to be used for control performed by the CPU 6A, and taken off as an inspection signal from a signal terminal fitting area 22.例文帳に追加

このバッファ回路２１の出力は、入力ポート回路５へ入力されＣＰＵ６Ａによる制御に用いられるとともに、信号端子取付領域２２から検査用信号として取り出される。 - 特許庁

Moreover, a lightly-doped region 12, which partitions the low noise-resistant circuit 108 off a logical circuit and an interface buffer circuit, is made at the boundary inside the corner region 6, and this region is low in impurity concentration, and is high in impedance.例文帳に追加

また、角領域６の内側の境界部に、低ノイズ耐性回路１０８と論理回路およびインターフェースバッファ回路とを仕切る抵不純物濃度領域１２が形成され、この領域は不純物濃度が低く、高インピーダンスである。 - 特許庁

An intermediate pressure unit 70 provided with an intermediate pressure on-off valve 73 and an intermediate pressure buffer tank 72 is arranged at a check valve circuit 6 of a GM type check valve type pulse pipe refrigerator 101.例文帳に追加

ＧＭ型チェック弁式パルス管冷凍機１０１のチェック弁回路６に中圧開閉弁７３及び中圧バッファタンク７２を備える中圧ユニット７０を付設する。 - 特許庁

Then the potential-zero detecting circuit 13 serially connected to the resistance R2 detects that the terminal V4 is grounded and turns off the buffer S4.例文帳に追加

抵抗Ｒ２に直列に接続された電位零検出回路１３が、端子Ｖ４が接地されたことを検出し、この電位零検出回路１３は、バッファＳ４をＯＦＦとする。 - 特許庁

To provide an output buffer circuit capable of reducing production of noises due to a peak current by suppressing production of a through-current at ON / OFF switching of an output stage transistor.例文帳に追加

出力段トランジスタのオンオフ切換時における貫通電流発生を抑制し、ピーク電流によるノイズ発生を低減できる出力バッファ回路を提供する。 - 特許庁

At the time of the recording, an output buffer circuit 18 for a reproducing amplifier 401, to which the output signal from the magnetic head for the reproduction selected only at the time of the reproduction is transmitted, is turned off.例文帳に追加

記録時には、再生時にのみ選択される再生用磁気ヘッドの出力信号が伝送される再生アンプ４０１の出力バッファ回路１８をオフする。 - 特許庁

In a control circuit 20 such as a CPU, three control signals for a high impedance, a level H, and a level L are supplied from a three-state buffer 21 to an ON/OFF terminal on the IC chip 2.例文帳に追加

ＣＰＵなどの制御回路２０は、３ステートバッファ２１からハイインピーダンス、Ｈレベル、Ｌレベルの３つの制御信号をＩＣチップ２のオンオフ端子に供給する。 - 特許庁

In this case, a transistor 172 of a buffer circuit 160 is turned ON to release a contact 142 of a power relay 140 and supply of a power to a refrigerant unit is cut off.例文帳に追加

これにより、バッファ回路１６０のトランジスタ１７２がオンして、パワーリレー１４０の接点１４２を開放して、冷媒ユニットへの電力の供給を遮断する。 - 特許庁

In capacity fuse blocks 80_1-80_n, each capacity fuse is cut off based on row/column address signals 7, 8 for capacity fuse latched by the address buffer circuit 50.例文帳に追加

容量ヒューズブロック８０_1〜８０_nでは、アドレスバッファ回路５０によりラッチされた容量ヒューズ用ロウ／カラムアドレス信号７、８に基づいて、各容量ヒューズの切断が行われる。 - 特許庁

Further, for the bidirectional signal line, the leakage current is prevented by replacing the output tristate buffer of the ON block 40 by the sixth care circuit 6 and inserting the second care circuit 2 in front of the tristate buffer when the bidirectional signal voltage level is made the voltage of the OFF block 41.例文帳に追加

また、双方向信号線については、双方向信号電圧レベルをＯＦＦブロック４１の電圧にする場合、ＯＮブロック４０の出力トライステートバッファを第６のケア回路６に置換し、トライステートバッファ前に第２のケア回路２を挿入しリーク電流を防止する。 - 特許庁

This display device driving circuit 1 has a buffer circuit 12, an nMOS14 and a reverse blocking diode 51 and is constituted so that electric charges in a PDP can be discharged by allowing the nMOS14 to be turned on/off by the output of the circuit 12.例文帳に追加

本発明の表示装置駆動回路１は、バッファ回路１２と、ｎＭＯＳ１４と、逆阻止ダイオード５１を有しており、バッファ回路１２の出力によってｎＭＯＳ１４がオン／オフし、ＰＤＰパネル内の電荷を放電できるように構成されている。 - 特許庁

Moreover, the control circuit has a display signal buffer storing the display signal supplied to the control circuit in synchronization with the scanning signal and a first switching element for turning off the light emitting element at a prescribed timing.例文帳に追加

制御回路は、走査信号に同期して制御回路に供給された表示信号を記憶する表示信号バッファと、発光素子を所定のタイミングで消光するための第１スイッチング素子とを有する。 - 特許庁

It is checked whether a reed switch 2a of a reed relay 2 turns on or not while a buffer circuit 12 is turned off and the output voltage of a D/A converter 13 is decreased by 30 mV at a time.例文帳に追加

バッファ回路１２をオフ状態にし、Ｄ／Ａコンバータ１３の出力電圧を、３０ｍＶづつ低下させ、リードリレー２のリードスイッチ２ａがオン状態になったか否かを、確認する。 - 特許庁

When the relay enters a stable operation state, an output of the delay circuit 4 becomes "H", and when the transistor 6 is switched on, simultaneously the 3 state buffer 2 becomes unenable, and the transistor 3 is switched off.例文帳に追加

リレーが安定動作状態に入ると遅延回路４の出力が“Ｈ”となり、トランジスタ６がオンすると同時に３ステートバッファがアンイネーブルとなってトランジスタ３がオフする。 - 特許庁

To turn off a transistor on the pull-up side at high speed when a mode is switched from an output mode to an input mode in a semiconductor device equipped with a tolerant buffer circuit.例文帳に追加

トレラントバッファ回路を備えた半導体装置において、出力モードから入力モードに切り替わったとき、プルアップ側のトランジスタを高速にオフ状態とする装置の提供。 - 特許庁

To guide switching elements to an OFF state without giving great damage to the switching elements or a load when an overcurrent occurs in the switching elements of an output buffer circuit of a class-D amplifier.例文帳に追加

Ｄ級増幅器の出力バッファ回路のスイッチング素子に過電流が発生した場合に、各スイッチング素子や負荷に大きなダメージを与えることなく各スイッチング素子をＯＦＦ状態に導く。 - 特許庁

To provide a buffer circuit for stabilizing an output characteristic by controlling timing for turning on and off an output transistor and suppressing the influence of an external environment received by an output signal.例文帳に追加

出力トランジスタのオンオフを切り替えるタイミングを制御して、出力信号が受ける外部環境の影響を抑制し、出力特性を安定にすることが可能なバッファ回路を提供すること。 - 特許庁

To suppress variations of a slew rate of an output signal at a time of an off operation of a MOS transistor even if a threshold voltage of the MOS transistor with which an output buffer of an output circuit is equipped varies.例文帳に追加

出力回路の出力バッファに備えるＭＯＳトランジスタの閾値電圧がばらついても、このＭＯＳトランジスタのｏｆｆ動作時における出力信号のスルーレートのばらつきを抑制する。 - 特許庁

To provide a buffer circuit and its control method which can prevent output characteristics from becoming unstable by controlling the timing that switches output switching elements from an off-state to an on-state.例文帳に追加

出力スイッチング素子をオフ状態からオン状態に切り替えるタイミングを制御し、出力特性が不安定になることを抑制することができるバッファ回路及びその制御方法を提供する。 - 特許庁

In an output buffer circuit provided with a tolerant circuit the tolerant circuit is connected between an output PMOS transistor (TR) for an output buffer cell and a signal output node PI to be applied to the PMOS TR 52, a pull-up resistor 60 is connected to the gate of the PMOS TR 52 and the PMOS TR 52 is turned off at the time of terminal floating.例文帳に追加

トレラント回路を備えた出力バッファ回路において、出力用バッファセルの出力用ＰＭＯＳトランジスタ５２とこの出力用ＰＭＯＳトランジスタに与える信号出力ノードＰＩとの間に、トレラント回路が設けられるとともに、前記出力用ＰＭＯＳトランジスタ５２のゲートにプルアップ抵抗６０を接続し、端子フローティング時に前記出力用ＰＭＯＳトランジスタ５２をオフする。 - 特許庁

When data DIN received at the output buffer shifts from a low level to a high level, a transistor (TR) 20 is turned off and a NOR circuit 17 generates a signal HP at a high level synchronously with a low level signal DY delayed by a delay circuit 16, then a TR 19 turns to be conductive and the output buffer 10 outputs data at a high level.例文帳に追加

出力バッファ１０に入力されるデータＤ_INがローレベルからハイレベルに遷移すると、トランジスタ２０をＯＦＦさせた後、ディレイ回路１６によって遅延されたローレベルの信号ＤＹに同期して否定論理和回路１７がハイレベルの信号ＨＰを生成するので、トランジスタ１９がＯＮとなり、ハイレベルのデータが出力バッファ１０から出力される。 - 特許庁