「programming array」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

A latch on a scan chain holding programming information for each eFuse is used in order to encode and preserve array redundant data from each test in the same eFuse bank.例文帳に追加

各テストからのアレイ冗長性データを同じ eFuse バンクにおいてエンコードおよび保存するために、各eFuse に対するプログラミング情報を保持するスキャン・チェーン上のラッチが使用される。 - 特許庁

This nonvolatile memory device includes a memory cell array equipped with a plurality of memory cells for storing program data respectively, a data scanning unit for detecting program data having a first value, and a programming unit for programming a memory cell corresponding to a result detected by the data scanning unit.例文帳に追加

ここに開示された不揮発性メモリ装置は、各々がプログラムデータを貯蔵する複数個のメモリセルを具備したメモリセルアレイ、第１値を有するプログラムデータを検出するデータスキャニング部、および前記データスキャニング部によって検出された結果に対応するメモリセルをプログラムするプログラム部を含む。 - 特許庁

To enable quick discharge at the time of programming, simplifying a process at the time of forming contacts of a cell array part and a peripheral circuit part, and reducing etching damage.例文帳に追加

プログラム時の放電を迅速に行い、セルアレイ部及び周辺回路部のコンタクト形成時の工程を単純化し、蝕刻損傷を減らすＮＯＲ型フラッシュメモリ装置の製造方法を提供する。 - 特許庁

To provide a NAND type memory array in which a speed in the case of reading can be prevented from lowering by separating a well and a bit line, a reading method, a programming method and an erasing method using the same.例文帳に追加

ウェルとビットラインを分離させて読出時の速度遅延を防止することが可能なＮＡＮＤ型メモリアレイ及びこれを用いた読出方法、プログラム方法及び消去方法を提供すること。 - 特許庁

To provide a method of designing a nonvolatile memory cell that is enhanced in data retention performance and improved in operation speed, and can be operated (programming/deletion/retrieval) a number of times and an array.例文帳に追加

向上されたデータ保持性能及び向上された動作速度をもって、多数回にわたり動作（プログラム／消去／読み出し）させることのできる不揮発性メモリセル設計及びアレイを提供する。 - 特許庁

The method includes: a step for partitioning information into two or more information chunks; and a step for programming one of the information chunks into a memory array while concurrently determining whether a particular cell of the memory array is to be set or reset to program a subsequent one of the information chunks.例文帳に追加

二以上の情報チャンクに情報を区分するステップと、後続する前記情報チャンクの一つをプログラムするように、メモリアレイの特定のセルをセットするかリセットするかについて同時に決定する間に、前記情報チャンクの一つをメモリアレイにプログラムするステップとを具備する。 - 特許庁

To provide a method for fabricating a nano-scale resistance cross-point memory array which incorporates a ferroelectric ultra giant magnetic resistance based resistor having lower power consumption, lower programming current and higher capability of being integrated in high density than the other memories.例文帳に追加

他のメモリに比べて低消費電力、低プログラム電流、かつ高密度集積可能な、強誘電性超巨大磁気抵抗ベースの抵抗を組み込んだノスケール抵抗クロスポイント型メモリアレイを製造すること。 - 特許庁

After the completion of first programming starting from the first memory address of a nonvolatile memory array 220, a second address 208 from the last functioning as a protective register is set and made to correspond to the number of a protective block 210.例文帳に追加

非揮発性メモリアレイ２２０の第１のメモリアドレスから始まる最初のプログラミングの完了後に、保護レジスタとして働く最後から２番目のアドレス２０８がセットされて、保護ブロック２１０の番号と対応する。 - 特許庁

The ability to repair defective cells in a memory array by replacing those cells with redundant cells, is improved using a redundant memory line control circuit 25i, 23i that empolys two types of redundancy programming.例文帳に追加

２つの冗長性プログラミングを採用する冗長メモリライン制御回路２５ｉ、２３ｉを使用して、メモリアレイ内の欠陥セルを冗長セルに代替することによって欠陥セルをリペアする能力を向上させる。 - 特許庁

The memory device is provided with a multilevel cell array including a plurality of multilevel cells, a programming unit for programming a first data page in the plurality of multilevel cells and a second data page in the multilevel cell where the first data page is programmed, and a program level stabilization unit for stabilizing a program level of the first data page or the second data page.例文帳に追加

本発明の実施形態に係るメモリ装置は、複数のマルチレベルセルを含むマルチレベルセルアレイと、複数のマルチレベルセルに第１データページをプログラムし、第１データページがプログラムされたマルチレベルセルに第２データページをプログラムするプログラミング部と、第１データページまたは第２データページに対するプログラムレベルを安定化するプログラムレベル安定化部とを備えることができる。 - 特許庁

To reduce power required for programming or erasing a memory and to achieve a small pitch at a high density by providing a nonvolatile flash memory capable of saving two bits per cell in one NAND array.例文帳に追加

1つのＮＡＮＤアレイにおいてセルあたり２つビットを保存することが可能な不揮発性フラッシュメモリを提供することによって、メモリをプログラミングあるいは消去するのに必要な電力を低減し、高密度で小さなピッチを達成する。 - 特許庁

It is an object of the selection transistor to reduce total capacitance of the bit line or control gate line, or to reduce disturbing conditions to which a sub array in which cells are grouped may be subjected during programming and/or deleting.例文帳に追加

選択トランジスタの目的は、ビット線又はコントロールゲート線の全体的キャパシタンスを低減すること、又はセルをグループ化したサブアレーが、プログラム及び／又は消去の間に受けるうる擾乱条件を抑制することになるであろう。 - 特許庁

The method includes a step of programming data in a memory cell array included in the nonvolatile data storage device using a page buffer selected from among a plurality of page buffers included in the nonvolatile data storage device, and a step of performing a setup operation for loading data using another page buffer, which is different from the page buffer selected during the programming.例文帳に追加

不揮発性データ保存装置の内部に備えられた複数個のページバッファのうち選択された一つのページバッファを通じて、不揮発性データ保存装置の内部に備えられたメモリセルアレイにデータをプログラミングするステップと、プログラミングが行われる間に、選択されたページバッファではない他のページバッファを通じてデータをローディングさせるセットアップ動作を行うステップとを含む。 - 特許庁

A contact type mask ROM including the memory cell array region 10 and a peripheral circuit region, includes a plurality of vias 104A to 104R, and 102R to 102H connecting predetermined wiring layers to each other, wherein the via 102A to 102H of the memory cell array region used for programming, and the vias 104A to 104R in the peripheral circuit region are different in diameter.例文帳に追加

メモリセルアレイ領域１０と、周辺回路領域を含むコンタクト方式のマスクＲＯＭであって、所定の配線層間を接続する複数のビア１０４Ａ〜Ｒ、１０２Ａ〜Ｈ、を含み、プログラミングに使用されるメモリセルアレイ領域１０のビア１０２Ａ〜Ｈと、前記周辺回路領域のビア１０４Ａ〜Ｒとでは、径の大きさが異なるマスクＲＯＭ。 - 特許庁

This method for programming an array having plural memory cells comprises a step in which an already programmed state or an un- programmed state of a cell is verified for each programmed cell, and a step in which a flag is attached to an un-programmed and verified cell in one step out of verification steps after an already programmed state is verified.例文帳に追加

複数のメモリセルを有するアレイをプログラミングする方法は、プログラムするセルごとに、セルのプログラム済状態または未プログラム状態について検証するステップと、以前プログラム済と検証された後、検証ステップのうちの１つの間に、未プログラムと検証されたセルにフラグを付けるステップとを含む。 - 特許庁

The flash memory device having multi-level cells comprises a memory cell array, a means for previously charging bit lines, a bit line voltage supply circuit for supplying voltage to bit lines, and a 1st to 3rd latch circuits whose functions are mutually different and executes reading operation and programming operation by dividing bits into the LSB and MSM.例文帳に追加

本発明によるマルチレベルセルを有するフラッシュメモリ装置は、メモリセルアレイと、ビットラインをプリチャージする手段と、前記ビットラインに電圧を供給するビットライン電圧供給回路と、互いに機能を異にする第１乃至第３ラッチ回路とを含み、ＬＳＢとＭＳＢに分けて読み出し動作及びプログラム動作を実行する。 - 特許庁

The flash memory device includes: a memory cell array having memory cells arrayed on word lines and bit lines; a voltage generating circuit constituted so as to generate a program voltage to be applied to a selected word line; a program voltage controller constituted so as to variably control a start level of the program voltage to be applied to remaining pages of each word line by a programming characteristic of the first page of each word line.例文帳に追加

フラッシュメモリ装置はワードラインとビットラインに配列されたメモリセルを有するメモリセルアレイと、選択されたワードラインに印加されるプログラム電圧を発生するよう構成される電圧発生回路と、各ワードラインの一番目のページのプログラム特性により、各ワードラインの残りのページに適用されるプログラム電圧の開始レベルを可変制御するよう構成されるプログラム電圧制御器を含む。 - 特許庁

The NAND flash memory device includes: a cell array including a plurality of pages; a page buffer storing program data of the plurality of pages; a data storage circuit providing program verification data to the page buffer; and a control unit programming the plurality of pages without program verification operation and performing a program verification operation on the plurality of pages by using the program verification data.例文帳に追加

本発明によるＮＡＮＤフラッシュメモリ装置は、複数のページを有するセルアレイと、前記複数のページのプログラムデータを格納するページバッファと、プログラム検証データを前記ページバッファに提供するためのデータ格納回路と、プログラム検証動作なしに前記複数のページをプログラムし、前記プログラム検証データを用いて前記複数のページに対するプログラム検証動作を行うための制御ユニッと、を含む。 - 特許庁

In the nonvolatile semiconductor memory device for programming memory cells which have a first or a second logic status, and for deleting them in sector units in accordance with input data having a plurality of bit information, the memory cell transistors of cell array block and transistors of column decoder block have a plurality of sectors which are formed by sharing a bulk area, to provide a sector structure formed of the shared bulk.例文帳に追加

第１または第２論理状態を有するメモリセルを、複数のビット情報を有する入力データに応じてプログラムしセクタ単位に消去する不揮発性半導体メモリ装置において、セルアレイブロックのメモリセルトランジスタとコラムデコーダーブロックのトランジスタが一つのバルク領域を共有して形成されたセクタを複数有し、共有バルクで形成されたセクタ構造を有する半導体メモリ装置とした。 - 特許庁